CN111863830A 存储器元件及其制作方法 （旺宏电子股份有限公司）

号包含多个叠层的多个字线与多个绝缘带交替层道材料位于这些沟道的至少一侧的这些字线的2些沟道位于相邻的这些垂直导体结构之间，这些层通道材料欧姆接触于这些垂直导体结其中在这些垂直导体结构的位置处，这些字线的2.根据权利要求1所述的存储器元件，还包含绝缘材料位于这些字线的该侧壁上的这4.根据权利要求1所述的存储器元件，其中一特定的垂直导体结构欧姆接触于这些层该电路用以选择第一垂直导电结构中具有漏极的3形成交替层叠的多个字线与多个绝缘带的多个形成多个层存储器材料以及层通道材料，位于这些沟道的至少一侧的这些字线的侧形成多个位线覆盖且连接至这些位线晶体管的形成多个栅极线，位于这些位线晶体管的同一水平形成该通道材料的膜层覆盖该绝缘间隙壁，该45直在寻找以叠层多个存储器单元平面以实现更大存储容量并且实现更低每位成本的技术。位于这些位线晶体管的同一水平上，且连接至这些位线晶体管的对应列的这些位线晶体6789[0104]本说明书是提供一种立体存储器元件的制作方法，可在更微小二垂直导体结构861可以设置在包括字线321-325的第二叠层和包括字线331-335的第三叠2闪存技术中已知的多层介电电荷俘获结构，如ONO(氧化物-氮化物-氧化物)、ONONO(氧化化物-氧化物)、SONOS(氧化硅-氮化物-氧化物-硅)、BE-SONOS(能带工程硅-氮化物-氧化程硅-氧化硅-氮化物-氧化物-硅)或其他电荷俘上的特定沟道(351)中的通道材料(例如521)的膜层与其相对侧的通道材料(例如522)的层[0114]图1D是垂直串的存储单元(191-195)的简化示意图，包括如图1C所示的存储单元D，并且在第二垂直导体结构862中具有源极S。在存储器垂直串中的每个存储器具有一通[0115]通道材料522的特定膜层欧姆接触于第一垂直导体结构851和第二垂直导体结构[0116]沟道可以在与第一方向(Y方向)垂直的第二方向(X方向)上具有第一宽度111。垂直导体结构可以在第二方向上具有大于第一[0119]位线晶体管(1110，1120)可以包括通道层，其下端连接到对应的垂直导体结构[0122]图2绘示在基材201上的绝缘层202上形成与绝缘层205交替叠层的导电层211-215包括对硬掩膜进行线条图案化，然后使用图案化的硬掩膜刻蚀导电层211-215(图2)的叠[0124]图3A是本处理阶段的示例结构的顶视图，绘示出字线(313，323和333)以及沟道横截面视图，其中线B-B9在与第一方向垂直的第二方向(X方向)上延伸。图3B绘示出字线的存储器材料410以及覆盖存储器材料410的通道材料420。图4B是沿图4A中所示的线B-B,[0127]图4B绘示出叠层的侧壁上的存储器材料410、叠层侧壁上的存储器材料上的通道储器材料410和通道材料420从相邻叠层的沟道351/361[0129]通道材料420可包括未掺杂的多晶硅或P型掺杂的多晶硅。存储器材料410可以包程硅-氧化硅-氮化物-氧化物-硅)或其他电荷俘实施例中，该刻蚀步骤可以使用选择性刻蚀工艺和清洁溶液，例如本领域已知的SC1或NH4OH溶液。这里SC1指的是使用例如清洁溶液H2O2-NH4OH-H2O的StandardClean-1程序。NH4OH或SC1刻蚀包括N+多晶硅的字线(311-315，321-325，331-335)的速度比通道材料[0135]图7A、图7B绘示出在叠层中的字线的侧壁上的凹陷(651，图6A和图6B)中经由孔垂直导体结构设置在字线的相邻叠层之间的沟道中。此阶段可包括用导体材料填充孔[0139]沟道可以在与第一方向(Y方向)垂直的第二方向(X方向)上具有第一宽度111。垂直导体结构可以在第二方向上具有大于第一2[0144]图11A、图11B绘示出用于在位线晶体管上形成位线和着陆垫的工艺流程的(1231)经由插塞(1251，1261)和着陆垫(1151，1161)连接到对应行的位线晶体管(1110，333，343，353)叠层之间。多个位线(1231-1234)设置覆盖且连接到对应行的位线晶体管为了选择特定的存储单元(例如1301)，电路可以导通连接到第一垂直导体结构851的第一位线晶体管1311和连接到第二垂直导体结构852的第二位线晶体管1321。第一电压可以施[0154]为了选择第二特定存储单元1302，除了描述用于选择先前提到的特定存储单元[0156]图14A绘示出通过存储器材料、通道材料的多层膜以及绝缘材料1450刻蚀字线[0158]图14B绘示出通过孔(141)在叠层中的字线(1461，1462)的侧壁上刻蚀凹陷NH4OH-H2O的StandardClean-1(标准清洁)程序。刻蚀步骤可以略微刻蚀通道材料的膜层[0159]图14C绘示出通过孔(1410)形成介电材料(1471，1472)在叠层中的字线的侧壁上[0160]图14D绘示出在形成多行垂直导体结构之后的工艺流程中的阶段，所述垂直导体结构设置在字线的相邻叠层之间的沟道中。图14D是此阶段的存储器元件的结构的简化水平横截面图，其沿叠层中的字线的水平方向截取的。此阶段可使用导体材料填充于孔(1410)内，从而形成多行垂直导体结构(1480)在相邻叠层体(1461，1462)之间的沟道1492)的氧化物厚度比氧化物1493的氧化物厚度厚约2-5倍。在形成字线的氧化物(1491，因此通道材料的膜层可以连接到垂直导体结构(在以下参考图14F叙述的阶段)。在此刻蚀步骤之后，去除通道材料的膜层的侧壁上的氧化物1493，但保留字线的氧化物(1491，[0165]图14F绘示出在形成多行垂直导体结构之后的工艺流程中的一个阶段，垂直导体[0166]图14F绘示出此阶段的存储器元件的结构的简化水平横截面图，沿叠层中的字线以使用共形N+多晶硅沉积来填充此阶段的孔，接着可以在结构上施加化学机械平坦化其设置在相邻叠层之间的沟道中。绝缘材料(751)可以设置在字线和垂直导体结构之间的[0177]存储器材料和通道材料的多层膜层可以设置在多个垂直导体结构中相邻垂直导[0178]沟道可以在与第一方向垂直的第二方向(X方向)上具有第一宽度，并且垂直导体[0179]特定的垂直导体结构可以欧姆接触于通道材料的第一膜层和通道材料的第二膜中，方框1666中的读出放大器和数据输入结构通过数据总线1667连接到位线译码器1650。数据通过数据输入线1671从集成电路1600的输入/输出端口或从集成电路1600内部或外部