CN112242353B 具有减少陷阱缺陷的半导体装置及其形成方法 （台湾积体电路制造股份有限公司）

TW201919113A,2019.05.16US2012270411A1,2012.US2014264349A1,2014.0US2018174904A1,201US9356120B2,2016.05.31具有减少陷阱缺陷的半导体装置及其形成本发明实施例涉及具有减少陷阱缺陷的半栅极电极的栅极间隔物；使轻度掺杂源极/漏极LDD区域形成于所述衬底中的所述栅极间隔物的使层间介电ILD层形成于所述替换栅极及所述源域之前或在形成所述ILD层之后的时间将陷阱修复元素引入至所述栅极间隔物、所述第二介电层、所述表面及所述LDD区域的至少一者中来执2使轻度掺杂源极/漏极LDD区域形成于所述衬底中的所述栅极间使层间介电ILD层形成于所述替换栅极及所述源极在将所述陷阱修复元素引入至所述LDD区域之后，将介电层沉积于所述虚拟栅极及所在所述处理之后将所述栅极电极层及所述第二介电层图案化为3.根据权利要求2所述的方法，其中所述处理进一步包括使用氮气等离子体来将氮引4.根据权利要求3所述的方法，其中使用所述氮气等离子体来引入5.根据权利要求2所述的方法，其中所述第一介电层包括氧化硅且所述第二介电层包6.根据权利要求1所述的方法，其中执行所述处理进一步包括将所述陷阱修复元素引7.根据权利要求6所述的方法，其进一步包括在执8.根据权利要求6所述的方法，其中所述陷阱修复9.根据权利要求6所述的方法，其中形成轻度掺杂源极/漏极LDD区域包括以第一功率执行第一离子植入，且其中将所述陷阱修复元素引入至所述LDD区域中包括以小于所述第12.根据权利要求6所述的方法，其中所述处理包括5E14个原子/cm2至1.5E15个原子/13.根据权利要求1所述的方法，其进一步包括在形成所述源极/漏极区域之后以第一314.根据权利要求13所述的方法，其中所述处理进一步包括以10atm至20atm之间的使轻度掺杂源极/漏极LDD区域形成于所述衬底中的所述栅极间形成接触插塞以电耦合至所述替换栅极及所述源极/漏在形成所述LDD区域之后对所述LDD区域执行陷阱修复操作，其中在形成所述LDD区域在将所述陷阱修复元素引入至所述LDD区域之后，将介电层沉积于所述虚拟栅极及所17.根据权利要求16所述的方法，其中所述陷阱修复操作的RF功率是介于0.5KeV至2操作，且在形成所述替换栅极之后及在使层间介电ILD层形成于所述替换栅极上之前执行在钝化所述高k介电层之后使图案化虚拟栅极形成于所使轻度掺杂源极/漏极LDD区域形成于所述半导体鳍片中的所述图案化虚拟栅极的两使用具有大于硅及氧的负电性的负电性的元素来对所述LDD区在将具有大于硅及氧的负电性的负电性的所述元素引入至所述LDD区域之后，将介电4在所述第一退火操作之后，在氢气氛围中以小于所述第一温5除所述虚拟栅极电极以形成替换栅极；使层间介电(ILD)层形成于所述替换栅极及所述源极/漏极区域上；及通过在形成所述源极/漏极区域之前或在形成所述ILD层之后的时间将的所述半导体鳍片中；使用具有大于硅及氧的负电性的负电性的元素来对所述LDD区域执案化虚拟栅极来形成替换栅极；使层间介电层形成于所述源极/漏极区域及所述替换栅极6揭露可在各种实例中重复元件符号及/或字母。此重复是为了简化及清楚且其本身不指示间相对术语除涵盖图中所描绘的定向之外，还意欲涵盖装置在使用或操作中的不同定向。设备可依其它方式定向(旋转70度或依其它定向)且也可因此解释本文所使用的空间相对定实例中所阐述的数值。然而，任何数值固有地含有由各自测试测量中所常见的偏差必然述的数值参数是可视需要变动的近似值。最后，至少应鉴于所报告的有效数字且通过应用一般舍入技术来解释各数值参数。在本文中，范围可表示为从一端点至另一端点或介于两[0014]金属氧化物半导体(MOS)晶体管由半导体衬底、栅极电极及氧化层形成，其中源极/漏极区域形成于栅极电极的两侧上的半导体衬底中。沟道区域建立为靠近氧化层下方子或空穴)被吸引且累积于氧化层的两侧上，其中沟道区域中的载流子在由电场驱动时形7[0016]本发明实施例讨论用于减轻MOS晶体管的介电或硅材料中的陷阱缺陷的钝化方极介电层108在垂直于鳍片105的方向上延伸。源极/漏极区域SD1及SD2相对于栅极介电层区域SD1与SD2之间的鳍片105中且由栅极介电层108及栅极电极11配置(例如不同数目个鳍片、不同数目个栅极电极及多层鳍片)是在本揭露的考量范围内。电层108及栅极电极112取得。截面B-B是在沿垂直于截面A-A的鳍片105的纵轴线的方向上[0020]图2至图5是根据一些实施例的制造图1中的半导体装置100的方法的中间阶段的SOI衬底一般包括形成于绝缘体层上的一层半导体材料。绝缘体层可为(例如)埋藏氧化物8化衬底102时的蚀刻停止层。如图2中所展示，在一些实施例中，掩模104包含第一掩模层组合或其类似者)来形成。第二掩模层104B可包括用于图案化第一掩模层104A的光致抗蚀积隔离区域114的绝缘材料之后执行退火工[0027]在一些实施例中，隔离区域114可包含在形成隔离区域114之前形成于衬底102及半导体条103的侧壁及上表面上的衬层(图中未展示)。在一些实施例中，衬层可包括氮化域114的退火期间的从半导体条103至隔离区域114中的扩[0028]在一些实施例中，可执行平坦化操作(例如机械研磨或化学机械抛光(CMP))以移除隔离区域114的过量部分，使得隔离区域114的顶面及半导体条103的顶面共面。在掩模104的部分在形成半导体条103之后留在半导体条103上的一些实施例中，平坦化工艺还可9域114称为浅沟槽隔离(STI)区域。隔离区域114经凹进使得半导体条103的上部分(本文称[0030]图6A至图33B是根据一些实施例的制造半导体装置100的方法的中间阶段的截面图。在一些实施例中，在图5中所绘示的步骤之后提供图6A至图33B中展示的方法的中间阶工艺期间及图6A至图33B中所展示的工艺之后提供额外操作，且方法的额外实施例可替换[0031]参考图6A及图6B，第一介电层122形成于鳍片105的各者的侧壁及上表面105S在一些实施例中，第一介电层122还可形成于隔离区域114上。第一介电层122可包括氧化还可形成于隔离区域114上。第二介电层124可不同于第一介电层122且可包括具有大于约2O3NyxNyxOyxOyxOyNzxOyNz2La2O324Si2O123TRMT-1经配置以减轻或至少减少发生于形成第一介电层122及第二介电层124期间的陷阱例如，在约10秒至约300秒之间的时段内以约100℃至约500℃之间的温度、1mtorr至100mtorr的压力及约100瓦特至约1000瓦特的功率使用氮气等离子体、通过热氮化来氮化要钝化性能，而大于约10％的氮浓度会增加不利效应(例如负偏压温度不稳定性(NBTI)效氮气体作为退火气体来执行PNA工艺。在一些实施例中，PNA工艺采用具有约10sccm至约[0037]参考图9A及图9B，使用适合光刻及蚀刻技术来图案化掩模层127以形成图案化掩如介电层122及124)不在形成替换栅极期间被替换，而是留在半导体装置100的最终结构[0039]参考图11A及图11B，蚀刻介电层132D以沿栅极电极112的侧壁形成栅极间隔物为半导体装置100的沟道区域或源极/漏极区域的部分的鳍片105的表面105S。悬键可归因于轰击而留在晶格结构中(例如在鳍片105的表面105S周围)且可能[0040]图12A及图12B绘示使另一介电层134形成于栅极电极112、栅极间隔物132及鳍片105上。介电层134可沿栅极电极112的侧壁及上表面保形沉积且横向包围栅极间隔物132。[0041]在形成介电层134期间，通过沉积介电层134的材料来修改鳍片105的表面105S的步提供旨在减少由图11A及图12A及图11B及图12B中所展示的操作形成的悬键且提高半导极/漏极(LDD)区域。图13A绘示衬底102包含具有p型晶体管的p型区110P及具有n型晶体管的n型区110N。在一些实施例中，沉积光致抗蚀剂140P以在植入p型区110P期间遮蔽n型区艺IMP-1期间植入至鳍片105中以在相邻栅极电极112之间形成p型LDD区域142P。在植入工艺IMP-1期间，栅极电极112可充当掩模以防止(或至少减少)掺杂剂植入至鳍片105的沟道至20°之间的倾斜角α执行植入工艺IMP-1以驱动掺杂剂在虚拟栅极电极112的栅极角下方间的温度(例如950℃)处的快速热退火(RTA)来执行退火至鳍片105的表面105S或受损介电层(例如栅极间隔物132及介电层134)的离子植入工艺。至p型LDD区域142P的钝化元素可提供强固定负电荷且可有效终止鳍片105的表面周围的悬[0045]第二处理TRMT-2可植入具有与离子植入工艺IMP-1的掺杂剂类型相反的掺杂剂类64及C3F8二处理TRMT-2使用的RF功率小于由离子植入工艺IMP-1使用的功率以不干扰p型LDD区域剂量的剂量执行第二处理TRMT-2以引起陷阱修复掺杂剂到达表面105S周围的相对较浅深子植入IMP-1中的持续时间且可介于(例如)约0.5秒至约300秒之间的持续时间内执行第二栅极电极112及鳍片105上。在一些实施例中，介电层136可包括氮化硅(SiN)、氮氧化硅[0047]使介电层136形成于介电层134上会在介电层136周围引入体陷阱及界面陷阱。本[0048]图16A至图18B绘示使外延源极/漏极区域(例如图1中的区域SD1及SD2)形成于p型[0049]一旦形成所述图案化掩模，就对介电层136及134及鳍片105执行图案化工艺以在洁操作CLN的蚀刻效应而发生。这继而引起鳍片105及介电层134及136发生表面缺陷及/或[0051]参考图18A及图18B，对应于图1中的源极/漏极区域SD1及SD2的外延源极/漏极区域146P形成于凹槽144P中。在一些实施例中，外延源极/漏极区域146P使用有机金属CVD源极/漏极区域146P(例如图1中的两个相邻源极/漏极区域SD1)可沿栅极电极112的侧壁合并。在一些实施例中，可在类似于用于形成LDD区域142P的工艺的掺杂工艺中掺杂外延源[0052]在形成外延源极/漏极区域146P之后，移除介电层136的剩余部分，如图19A及图[0053]图20A至图21B绘示使外延源极/漏极区域146N形成于半导体装置100的n型区110N中未展示)及第三处理TRMT-3以在鳍片105中形成n型LDD区域142N。除n型LDD区域142N是n子可提供强固定负电荷且可有效终止表面105S周围的悬键。在一些实施例中，第三处理TRMT-3选择性钝化栅极电极112的边缘周围的区域(例如靠近LDD区域142N的栅极间隔物[0055]第三处理TRMT-3可植入具有类似于n型LDD区域142N的离子植入工艺的掺杂剂的64及C3F8cm2至约1.5E15个原子/cm2之间的剂量以引起陷阱修复掺杂剂到达表面105S周围的相对较置100展现类似于图19A及图19B中所绘示的p型区110P的配置的配置。一旦形成n型外延源[0057]图22A及图22B演示在形成外延源极/漏极区域146P及146N之后移除p型区110P及n[0058]参考图23A及图23B，对p型源极/漏极区域146P执行p型植入操作以形成P+掺杂区域148P。沉积光致抗蚀剂150P以遮蔽n型区110N且暴露p型区110P。可图案化光致抗蚀剂杂浓度的掺杂浓度的P+掺杂区域148P以提高源极/漏极区域146P的电性能。掺杂区域148P可覆盖各自源极/漏极区域146P的整个上表面。在一些实施例中，P+掺杂区域148P具有约1E20个原子/cm3至约3E21个原子/cm3之间的掺杂浓度。可在形成P+掺杂区域148P之后剥除掺杂区域148N。沉积光致抗蚀剂150N以遮蔽p型区110P且暴露n型区110N中的源极/漏极区域146N。植入操作可产生具有大于下伏源极/漏极区域146N的掺杂浓度的掺杂浓度的掺杂区域148N以提高源极/漏极区域146N的电性能。掺杂区域148N可覆盖各自源极/漏极区域146N的整个上表面。在一些实施例中，掺杂[0060]图25A及图25B绘示整个半导体装置100上所执行的退火操作ANL。退火操作ANL可[0061]参考图26A及图26B，层间介电(ILD)层形成于栅极电极112、外延源极/漏极区域施例中，可使用类似于用于形成介电层132D或134中的材料及方法的材料及方法来依保形[0063]参考图27A及图27B，可执行平坦化工艺(例如CMP或机械研磨)以使ILD层151的顶伸于平坦化栅极电极112的顶面上的栅极间隔物13如图28A及图28B中所展示，使用一或多种适合蚀刻工艺来移除虚拟栅极电极112的图案化[0065]覆盖层152P或152N分别形成于p型区110P或n型区110N中的栅极介电层124上。在一些实施例中，覆盖层152P或152N通过任何适合工艺来沿开口160的侧壁及底部形成至任何适合厚度。例如，覆盖层152P或152N通过ALD或PVD工艺来形成至(例如)约20A至约电层156P或156N包括[0067]在开口160由覆盖层152P及152N、功函数层154P及154N及导电层156P及156N填充ILD层151及161由不同材料形成。可执行平坦化工艺(例如CMP工艺)以移除ILD材料的过量区110P或n型区110N中的各自替换栅极172。开口162SD暴露各自p型区110P及n型区110N中[0070]在一些实施例中，自对准硅化物(salicide)层(图中未展示)形成于开口162G及162SD中。可通过将金属材料沉积于开口162G或162SD中且接着进行退火操作来形成硅化[0071]参考图32A及图32B，将导电材料沉积至开口162G及162SD中以分别形成接触插塞[0072]可执行平坦化工艺(例如CMP工艺)以从ILD层161的顶面移除衬层及填充层的过量中的陷阱修复元素的原子量的原子量以获得较佳穿透能力。在一些实施例中，第四处理TRMT-4采用具有H2氛围的退火。在一实施例中，在第四处理TRMT-4中执行使用(例如)约处理TRMT-2或第三处理TRMT-3中的温度的温度(例如700℃或更低)执行第四处理TRMT-4以[0074]在形成接触插塞164G及164SD期间未采用退火操作(例如用于以大于用于第四处理TRMT-4中的温度的高温形成硅化层的退火步骤)或未在形成接触插塞164G及164SD时执行高温退火(例如大于约400℃、约500℃或约700℃)的实施例中，可在形成/平坦化ILD层161之后且在形成硅化层或接触插塞164G及164SD之前实时执行第四处理TRM极电极以形成替换栅极；使层间介电(ILD)层形成于所述替换栅极及所述源极/漏极区域述高k介电层之后使图案化虚拟栅极形成于所述衬底上；使第二介电层形成于所述虚拟栅(LDD)区域形成于所述衬底中的所述图案化虚拟栅极的两侧上；使用具有大于硅及氧的负电性的负电性的元素来对所述LDD区域执行离子植入；使源极/漏极区域形成于所述各自的及/或实现本文所引入的实施例的相同优点的其它工艺及结构的基础。所属领域的技术