CN112420612B Finfet接触及其形成方法 （台湾积体电路制造股份有限公司）

鳍上方的第一栅极堆叠和位于半导体鳍上方的鳍中的第一源极/漏极区域和位于邻近第二栅极堆叠的半导体鳍中的第二源极/漏极区域；位于第一栅极堆叠上的第一层第一电介质材料和位于第一源极/漏极接触的顶表面上；以及第二源2在所述半导体鳍上方形成第一栅极堆叠和第二栅极堆在所述第一栅极堆叠和所述第二栅极堆叠上执行蚀刻工艺以在邻近所述第一栅极堆叠的所述ILD中形成第一开口，并且在邻近所在所述第一开口中形成第一导电材料以形成第一接触叠上的所述第一电介质材料和所述第二栅极堆叠上的所7.根据权利要求1所述的方法，其中，所述第一电介质材料不同于所述第二电介质材于所述第二栅极堆叠上的顶表面高出所述衬3在所述第一栅极堆叠上方和所述第二栅极堆叠上方沉积在邻近所述第一栅极堆叠的所述第一电介质材料中形蚀刻位于所述第一栅极堆叠上方的所述第一电介质材料，其中，所在所述第一开口和所述第二开口中沉积导电材料，其中，所述在所述第一开口中的所述导电材料上方以及所述第二开口中的所述导电材料上方沉使用平坦化工艺，去除位于所述第二开口中的所述导电材料上的顶表面低于所述第二电介质材料的位于所述第二栅内的所述第一电介质材料在所述第一栅极堆叠上方具有50A极堆叠上方的所述第一电介质材料比位于所述第一栅极堆叠上方的所述第一电介质材料第一栅极堆叠和第二栅极堆叠，所述第一栅极堆叠位于第一源极/漏极区域和第二源极/漏极区域，所述第一源极/漏极区域位于邻近所述第一栅极堆叠的所述半导体鳍中，并且所述第二源极/漏极区域位于邻近所述第二栅极堆叠第一层第一电介质材料和第二层第一电介质材料，所述第一第一源极/漏极接触，所述第一源极/漏极接触位于所述第一源极/漏极区域上并且邻第一层第二电介质材料，所述第一层第二电介质材料位于所述第一源极/漏极接触的4第二源极/漏极接触，所述第二源极/漏极接触位于所述第二源极/漏极区域上并且邻19.根据权利要求17所述的器件，其中，所述第一电介质材料在所述衬底上方具有与500A之间的高度。5[0002]在晶体管制造技术的最新发展中，金属被用于形成接触插塞(plug)和金属栅接触插塞用于连接到晶体管的源极和漏极区域以及栅极。源极/漏极接触插塞通常连接到[0004]源极/漏极接触插塞还被形成为电耦合至源极/漏极区域。源极/漏极接触插塞的叠和所述第二栅极堆叠被层间电介质(ILD)围绕；在所述第一栅极堆叠和所述第二栅极堆行蚀刻工艺以在邻近所述第一栅极堆叠的所述ILD中形成第一开口，并且在邻近所述第二6述第一开口中的所述导电材料上方以及所述第二开口中的所述导电材料上方沉积第二电并且所述第二栅极堆叠位于所述半导体鳍上方；第一源极/漏极区域和第二源极/漏极区源极/漏极区域位于邻近所述第二栅极堆叠的所述半导体鳍中；第一层第一电介质材料和极接触位于所述第一源极/漏极区域上并且邻近所述第一栅极堆叠；第一层第二电介质材[0010]图7A-图7B示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视[0012]图9A-图9B示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视[0013]图10-图11示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的透视[0014]图12-图20示出了根据一些实施例的形成源极/漏极接触插塞的中间阶段的截面[0015]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示7或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向17cm-3和约1018cm-3之间的范围内。化、或等离子体增强化学气相沉积(PECVD)形成。在硬掩模层30上形成光致抗蚀剂(未示[0021]接下来，将经图案化的硬掩模层30用作蚀刻掩模来蚀刻衬垫氧化物层28和衬底20，然后用(一种或多种)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光8x2222O32[0022]硬掩模30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26在是通过蚀刻衬底20在STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中再生长可以包括在虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、9[0028]接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域生长硅锗硼(SiGeB)或硅硼(SiB)。相反，当所得的FinFET为n型FinFET时，可以生长硅磷并的外延区域54的顶表面已经变得基本上平坦时(这通过在外延区域54上进一步生长实[0030]图7A示出了在形成接触蚀刻停止层(CESL)58和第一层间电介质(ILD)60之后的结如CMP工艺或机械研磨工艺之类的平坦化工艺以使第一ILD60、虚设栅极堆叠38和栅极间图8所示，包括硬掩模层44、虚设栅极电极42和虚设栅极电介质40的虚设栅极堆叠38被蚀在凸出的鳍36的侧壁以及栅极间隔件46的顶表面和侧壁上延伸。根据本公开的一些实施含金属层74(可以形成为共形层)，以及填充金属区域76(填充未被多个含金属层74填充的80被形成在栅极堆叠72和栅极间隔件46上方，并且第一SACD80的部分可以用作硬掩模。后将接触118A(参见图20)的开口83A蚀刻到外延区域54期间为栅极堆叠72和栅极间隔件46[0036]第一SACD80的形成可以包括执行蚀刻工艺以在栅极堆叠72中形成凹槽，用电介质材料填充凹槽，然后执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以去除电介质80可以具有与栅极间隔件46的顶表面大约齐平的顶表面，或者第一SACD80可以具有突出高于栅极间隔件46的顶表面的顶表面。第一SACD80的部分的尺寸和位置与栅极堆叠72和[0039]图12示出了与图11所示的结构相似的结构，除了示出了由第一ILD60的区域间隔一间距区域81B包括具有相对较小间距(示出了示例较小间距P1)的栅极堆叠72，并且第二间距区域81B包括具有相对较大间距(示出了示例较大间距P2)的栅极堆叠72。在一些实施P1)的区域可以使得源极/漏极接触在这些区域中的形成(参见图20中的接触118A)对工艺[0040]图13示出了通过第一ILD60和第二ILD61形成开口83A和83B。开口83A被形成在81A中的第一SACD80中形成凹槽85。凹槽85可以被形成为使得开口83A自对准以形成接触80在第一间距区域81A内的部分可具有比第一SACD80在第二间距区域81B内的部分更靠近并且开口83B可具有约10A到约800A之间的宽度。以包括使用以比第一SACD80更大的速率选择性地蚀刻ILD60和61的工艺气体的干法蚀刻NF32流量将工艺气体供应至工艺室。在一些实施例中，在蚀刻工艺期间蚀刻室的压力为约域81A的凹槽85中的第一SACD80上方以及在第二间距区域81B的第二ILD61上方延伸。导导电层82可以被沉积在衬底20上方约200A和约1500A之间的高度，该高度大于第一[0045]导电层82包括形成在开口83A和开口83B内以及在阻挡层(如果存在)上方的导电50A和约500A之间。在一些实施例中，第一间距区域81A中的导电层82可具有比第二电层82在衬底20上方可以具有约50A和约800A之间的高度，并且第二间距区域81B中80的材料和/或第二ILD61的材料上方的导电层82的材料具有选择性的一种或多种蚀刻剂来凹陷导电层82。[0047]在一些情况下，用导电层82完全填充凹槽85需要在进行凹陷之前在单独的步骤间距区域81A中的开口83A上方的导电层82的厚度可以明显大于在第二间距区域81B中的开差异可能在第一间距区域81A和第二间距区域81B之间导致不可接受的凹陷差异。在图14-以在不首先去除多余的导电层82(例如，使用CMP工艺或其他平坦化工艺)的情况下执行导电层82的厚度与开口83B上方的导电层82的厚度之间的差异，从而允许在不首先执行平坦化工艺的情况下在第一间距区域81B和第二间距区域81B中的更均匀的凹陷。以这种方式，化工艺的总数可以允许更大高度的第一SACD80保留在FinFET器件中的每个栅极堆叠72上88可以在后续工艺期间保护第一间距区域81A中的导电层82，以减少在接触118A的导电材于第一SACD80的材料，使得随后的蚀刻工艺可以相对于第一SACD80的材料对第二SACD区域81B中的导电层82的较大厚度(参见图16)，因此在平坦化工艺期间从导电层82上方去[0050]由于凹槽85被导电层82不完全填充(参见图14)，因此在第二SACD88的平坦化之前执行较少平坦化工艺，并且因此第一SACD80在栅极堆叠72上方的高度可能比如果执行二SACD88执行平坦化之后，第一SACD80的顶表面在衬底20上方距离D4，其在域81A中的导电层82具有约10A和约300A之间的高度，并且第二间距区域82A中的导电层82具有约50A和约500A之间的高度。[0051]在一些情况下，在栅极堆叠72上方具有更大的第一SACD80的可用厚度可以增加[0052]图18示出了根据一些实施例形成蚀刻停止层102和硬掩模104。蚀刻停止层102和以被形成为暴露第一间距区域81A中的接触插塞82。源极/漏极接触开口106可以使用适当81A中的接触118A可以包括设置在导电层82上方的导电材料116，并且第二间距区域81B中可以通过降低在工艺期间形成电短路的风险鳍上方形成第一栅极堆叠和第二栅极堆叠，第一栅极堆叠和第二栅极堆叠被层间电介质料的顶表面高出衬底第一高度；执行蚀刻工艺以在邻近第一栅极堆叠的ILD中形成第一开该蚀刻在第一电介质材料中形成具有第一深度的凹槽；以及在第一开口中形成第一接触，第一源极/漏极区域和第二源极/漏极区域，第一源极/漏极区域位于邻近第一栅极堆叠的质材料在衬底上方具有50A与500A之间的高度。结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相第二接触插塞；在所述第一接触插塞上方和所述第二接触插塞上方形成第二电介质材料；堆叠上的所述第一电介质材料和所述第二栅极堆叠上的所述第于所述第二栅极堆叠上的顶表面高出所述衬方的顶表面低于所述第二电介质材料的位于所述第二栅极堆内的所述第一电介质材料在所述第一栅极堆叠上方具有50A与500A之间的厚度。极堆叠上方的所述第一电介质材料比位于所述第一栅极堆叠上方的所述第一电介质材料域位于邻近所述第一栅极堆叠的所述半导体鳍中，并且所述第二源极/漏极区域位于邻近所述第二栅极堆叠的所述半导体鳍中；第一层第一电介质材料和第二层第一电介质材料，[0079]示例20是示例17所述的器件，其中，所述第一电介质材料在所述衬底上方具有50A与500A之间的高度。