CN112652624B 一种半导体结构及其制造方法 （长鑫存储技术有限公司）

CN210668371U,2020.06.02成电容结构后再将外围区的栅极替换为金属栅高温形成过程对外围区晶体管的电学性能造成2提供衬底，所述衬底包括阵列区以及外围区；在所述阵列区的所述衬在所述外围区的所述衬底表面形成伪栅极结构；在所述第一栅极结构上形成电容结在形成所述第一层间介质层之后，在所述第一栅极结在所述外围区和所述阵列区形成覆盖所述电容结构的在所述凹槽的底部和侧壁形成所述高介电常数栅极介质在所述栅极介质层上形成金属栅极层，所述金属栅极层填充满所述凹槽的工艺步骤，在所述第一金属栅极层上形成第二金属栅极层，所述第二金属栅极层填充满所述凹根据待形成的所述第二栅极结构的预设宽度，在所述外围区形成3中，外围区的晶体管的栅极结构由多晶硅栅极结构替换为具有高介电常数的金属栅极结括依次堆叠设置的高介电常数栅极介质层和金属4具有高介电常数的金属栅极结构的DRAM可以降低DRAM外结构时会有的高温形成过程对外围区晶体管[0017]图1图8为本发明实施例提供的半导体结构的制造方法中各步骤对应的剖面结构[0018]图9为本发明实施例提供的半导体结构的制造方法中第二栅极结构的具体形成过5效防止在形成电容结构时会存在的高温形成过程对外围区晶体管的电学[0024]本发明第一实施例涉及一种半导体结构制造方法，本实施方式的核心在于，对栅极结构由多晶硅栅极结构替换为具有高介电常数的金属栅极结构。[0029]在相邻的隔离槽103的衬底101内形成阱区，阱区包括第一阱区102和第二阱区[0031]参考图2，在外围区100的衬底101表面形成伪栅极结构201，在阵列区110的衬底6电容接触通孔中的导电材料进行刻蚀，使其顶部表面与第一层间介质层401的顶部表面相区112的两个相邻的隔离槽103之间形成两个第一栅极结构300作为埋入式字线结构，即阵[0044]具体地，在第一层间介质层401上形成覆盖电容接触窗307和第一层间介质层401[0045]需要说明的是，第一层间介质层401和第三层间介质层407[0057]需要说明的是，电容结构500通过电容接触窗307与阵列晶体管的源极或漏极相301形成一个电容连接一个晶体管的DRAM结构；若电容结构500连接和阵列晶体管的漏极，阵列晶体管的源极则会连接位线结构301形成一个电容连接一个晶体管的DRA于伪栅极结构201顶部的第一层间介质层401和刻蚀[0061]刻蚀去除位于伪栅极结构201顶部的第二层间介质层403、第三层间介质层402和8管为例，第一金属栅极层802的材料为高功函数材料，在其他实施例中也可以应用于NMOS[0070]在第一金属栅极层802上形成第二金属栅极层803，第二金属栅极层803填充形成栅极层803的电阻率小于第一金属栅极层801的电阻率，用于降低整个第二栅极结构602的的衬底101上形成第二层间介质层403，外围区形成的第二层间介质层403的高度与阵列区[0075]对比于现有技术，应用于DRAM的外围晶体管采用第二栅极结构(即具有高介电常9质层402第一层间介质层401用于覆盖阵列区110上的字线和位线结构，用于形成一个电容[0090]将外围晶体管的栅极结构采用第二栅极结构602制成，即具有高介电常数的金属[0095]本领域的普通技术人员可以理解，上述各实施方式是实