CN112992908B 半导体装置以及制造半导体装置的方法 （台湾积体电路制造股份有限公司）

US2018315765A1,201US2010291750A1,2010.1提供一种半导体装置以及制造半导体装置2在蚀刻该第一沟槽时，在该基板的一过渡区域中蚀刻一过在形成该第二隔离特征时，在该基板的该过渡区域中在凹陷该基板的该单元区域之前，于该基板的该周边区域上罩层覆盖该第一隔离特征并露出该基板的该平坦化该第二介电材料直到抵达覆盖该第一隔在形成该第二隔离特征之后，在该遮罩层维持覆盖该在形成该第一隔离特征之后，在该基板的该周边区域以及3在沉积该浮置栅极层之前，于该基板的该周边区域上形成一第一遮罩层，其遮罩层覆盖该第一隔离特征并露出该基板的该单在该第一遮罩层维持覆盖该第一隔离特征且该第二遮罩于在该浮置栅极层以及该基板的该单元区域中形成该凹在沉积该浮置栅极层之前，在该基板上形成一穿隧层，其中形一基板，具有一单元区域、一周边区域以及位于该单元区域以及一下表面以及该隔离特征的该第二部分的一下表面4[0003]超快闪技术使设计人员能够通过使用分离栅极(split-gate)快闪记忆体单元来567[0095]快闪记忆体可以形成在块状硅基板上，并使用各种偏压条件来读取和写入数据忆体单元，其中每个分离栅极记忆体单元包括一对源极/漏极区域以及设置于其间的通道Vth极被施加相对高的偏置电压(例如至少高一个数量级)，相对于施加跨于通道区域的电压th区域的电压和/或施加于控制栅极的电压。此高偏置电压促进载子从浮置栅极向擦除栅极8通道区域导通。向选择栅极施加电压将载子吸引到与选择栅极相邻的通道区域的一部分。[0097]由于在执行编程和/或擦除操作中涉及高电压，因此在某些情况下使用高能量的漏极区域注入更深。该额外的注入深度可以帮助减少在源极/漏极区域的边缘附近的基板[0098]本揭露的部分实施方式涉及形成在基板的凹陷区域上的形成的快闪记忆体装装置，例如金氧半场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor；[0099]图1A和1B是根据部分实施方式不同阶段制造半导体装置的方法M的流程图。图2A[0100]图2A是根据部分实施方式的半导体装置的上视图，图2B是沿着图2A的线B-B截取半导体上的磊晶层；在块状硅上的硅锗层；在块状硅锗上的硅层；或绝缘体上半导体用作基板110和硬式遮罩层130之间的缓冲层。衬垫层120还可以用作用于在后续制程中蚀方式中，衬垫层120、硬式遮罩层130(参考图2B)被图案化以分别形成图案化的衬垫层120’9区域116上的硬式遮罩层130(参见图2B)的某些区域。硬式遮罩层130和下面的衬垫层120(参考图2B)的暴露部分被蚀刻并移除，剩余的硬式遮罩层130和下面的衬垫层120(参考图盖单元区域112和基板110的周围区域114的部分，并露出基板110的周围区域114的部分和周围区域114的部分和过渡区域116，例如，通过诸如反应式离子蚀刻(reactive-ion口尺寸可导致蚀刻过程中的负载效应(loadingeffect)，使得沟槽116T的底部低于沟槽气相沉积(chemicalvapordeposition；CVD)制程、次大气压化学气相沉积(sub-研磨(chemicalmechanicalpolish；CMP)制程以去除沟槽114T和116T外部的过量介电材单元区域112。蚀刻制程还可以去除周围区域114和过渡区域116上方的衬垫层170(参考图硬式遮罩层160覆盖的隔离特征146的拐角变罩层160对在蚀刻制程中使用的蚀刻剂的蚀刻抵抗性比氧化表面层的蚀刻抵抗性高，从而罩层160覆盖的部分的上表面146TB可以高于单元区域112的上表面112S，但是低于隔离特组合。可以使用热氧化法、化学气相沉积(CVD)、物理气相沉积(physicalvapor程或其组合来形成穿隧薄层180。热氧化法可以使穿隧薄层180在单元区域112上具有均匀结构上方(即在穿隧薄层180、隔离特征146和介电层188上方)，共形地形成浮置栅极薄层特征146的表面146TB的一部分。隔离特征146的侧壁的下部分可以被基板110的突出部分突出部分116p的峰尖与基板110的单元区域112的上表面112S实24和/或CHF3的气体蚀刻剂。图案化的硬式遮罩层210'可以具有比离特征226将单元区域112中的主动区112a与周围区域114中的主动区114a隔离。根据沟槽116T'的形貌，隔离特征226沿着图11A的线B-B截取的的宽度可以大于隔离特征226沿着图并且化学机械研磨制程可以使介电材料的上表面与图案化的硬式遮罩层160的上表面齐特征226接触隔离特征146的侧壁的上部以及未被硬式遮罩层160覆盖的隔离特征146的表226B可以不高于隔离特征146的下表面146B。举例而言，沟槽116T’的底部可以低于沟槽的下表面226B与隔离特征146的下表面146B部分其他实施方式中，隔离特征146未被硬式遮罩层160覆盖的部分可以被湿蚀刻制程蚀在部分实施方式中，通过湿蚀刻制程来蚀刻与隔离特征146相邻的隔离特征226的一部分。陷的步骤可以提高随后形成的浮置栅极和控制栅极[0124]控制栅极薄层320共形地形成在介电薄层310上方。控制栅极薄层320可包括多晶[0125]硬式遮罩层330共形地形成在控制栅极薄层320上方。硬式遮罩层330可以包括单层或多层。在部分实施方式中，硬式遮罩层板110的单元区域112上的多个栅极堆叠300以及周边区域114和过渡区域116上的半导体堆介电层314上的控制栅极层324以及在控制栅极层324上方的硬式遮罩直到隔离部件146和184的上表面实质齐平周边区域114的基板110。至少一个半导体装置征146上方。在部分实施方式中，半导体装置400可以是晶体管(例如高κ金属栅极(high-κ和选择栅极362设置在源极区域SR和漏极区域DR之间的位置，并且漏极区域DR分别邻近选成蚀刻停止层510，在蚀刻停止层510上形成层间介电质(interlayerdielectric；ILD)因此，在单元区域112的中心和边缘中的记忆体单元10的浮置栅极192具有实质相同的厚110具有在隔离特征的第一部分和第二部分之间(例如在隔离特征146和226之间)的突出部一部分146TA和位于第一部分146TA和隔离特征的第二部分(例如隔离特征226)之间的第二特征的第二部分(例如隔离特征226)的上表面226T和隔离特征222的上表面222T实质齐平。[0136]在部分实施方式中，隔离特征的第一部分(例如隔离特征146)的下表面146B和隔设半导体装置400’在隔离特征的第一部分(例如隔离特征146)的上表面146T的第一部分下表面222B和226B实质齐平。图24A和24B的半导体装置的其他相关结构细节类似于图21A周边区域上形成一遮罩层，其中该遮罩层覆盖该第一隔离特征并露出该基板的该单元区[0152]于部分实施方式中，形成该沟槽包含在该浮置栅极层以及该基板的该单元区域