CN112993011B 半导体结构及其形成方法 （台湾积体电路制造股份有限公司）

US2016056181A1,2016.US2017104060A1,2017.US2017194480A1,2017.US2019355724A1,201本发明实施例提供一种半导体结构及其形绕式栅极场效晶体管以及相邻于第一全绕式栅式栅极场效晶体管包含多个第一纳米结构以及效晶体管包含第一鳍结构以及位于第一鳍结构晶体管的第一栅极堆叠与第一鳍式场效晶体管2一第一全绕式栅极场效晶体管，位于一基底之上，其中该第一全绕一第一鳍式场效晶体管，相邻于该第一全绕式栅极场效晶体一栅极切割部件，插入该第一全绕式栅极场效晶体管的该第一下部鳍元件，位于该第一浮置鳍元件之下，其中该第一浮置一内间隔层，介于该第一浮置鳍元件与该下部鳍元件之间且在该4.如权利要求1所述的半导体结构，其中多个所述第一纳米结构中最高的纳米结构的5.如权利要求1所述的半导体结构，其中多个所述第一纳米结构中最低的纳米结构的一第二鳍式场效晶体管，相邻于该第一鳍式场效晶体管，其中该第一隔离部件，插入该第一鳍式场效晶体管的该第一鳍结构一第二全绕式栅极场效晶体管，位于该基底之上，其中该第二全绕第一纳米结构与该第二全绕式栅极场效晶体管的多个所一第一全绕式栅极场效晶体管，位于一基底之上，其中该第一全绕一第二全绕式栅极场效晶体管，位于该基底之上，其中该第二全绕一隔离部件，插入该第一全绕式栅极场效晶体管的多个所述3一第一栅极切割部件，插入该第一全绕式栅极场效晶体管的该第一第一栅极电极层，位于该第一栅极介电层之上，其中该第一第四栅极电极层，位于该第四栅极介电层之上，其中该第依序形成一第一半导体层和一第二半导体层从该凹陷交替地堆叠多个第三半导体层与多个第四半导体层于该第一半导体从该第一鳍结构移除多个所述第四半导体层和该第一半导体层，以形成一虚设栅极结构横跨该第一鳍结构和该第二鳍16.如权利要求15所述的半导体结构的形成方法，其中蚀刻该虚设栅极结构和该第一4采用一第二占空比的一过蚀刻步骤，其中该第二占空比低于该第形成一第二栅极切割部件穿过该隔离部件的一部分以及该第二栅极堆叠的一18.如权利要求14所述的半导体结构的形成方法，其中该第一半导体层和多个所述第5支持更多越来越复杂且精密的功能。因此，制造低成本、高性能和低功率集成电路和装置的持续发展要求在半导体制造工艺和[0003]最近导入多栅极(multi-gate)装置，以致力于通过增加栅极-通道耦合(gate-channelcoupling)来改善栅极控制，减少截止(OFF)状态电流，并且减少短通道效应(short-channeleffect，SCE)。已导入的一种多栅极装置是全绕式栅极(gate-all-自两侧或四侧开启通道。全绕式栅极装置能与传统的互补式金属-氧化物-半导体包含第一鳍结构以及位于第一鳍结构之上的第三栅极堆叠。半导体结构还包含隔离部件，6其插入第一全绕式栅极场效晶体管的第一纳米结构与第二全绕式栅极场效晶体管的第二效晶体管的第一栅极堆叠与第一鳍式场效晶体管的地堆叠多个第三半导体层与多个第四半导体层于第一半导体层之上、图案化第三半导体鳍元件以及位于第一浮置鳍元件之上的第二栅极堆叠。半导体结构还可包含栅极切割部789[0132]以下内容提供了多个不同的实施例或范例，用于实现本发明实施例的不同部并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上(或之所讨论各种实施例及/或配置之间有特定的[0136]鳍式场效晶体管(finfieldeffecttransistor，FinFET)广泛地用于包含不同[0137]图1是根据本发明的一些实施例，示出半导体结构的透视示意图。根据一些实施[0139]根据一些实施例，第一鳍结构118包含由部分的基底102形成的下部鳍元件103以例，第二鳍结构120包含由部分的基底102形成的下部鳍元件103以及以及由外延堆叠形成在约20原子(atomic)/％至约50原子/而第二半导体层106由硅形成。在一些实施例中，法(molecularbeamepitaxy，MBE)、金属有机化学气相沉积(metalorganicchemical在一些实施例中，进行蚀刻工艺直到第一半导体层104在第一区200中的部分从凹陷108暴[0150]根据一些实施例，从凹陷108交替地形成第三半导体层110和第四半导体层112于[0151]根据一些实施例，第三半导体层110具有与第四半导体层112和第一半导体层104半导体层112的组成与第一半导体层10相沉积(MOCVD)或气相外延法(VPE))或其他技术，形成第三半导体层110和第四半导体层[0153]可对半导体结构12进行平坦化工艺，例如化学机械研磨(chemicalmechanical含第一区200中的第一半导体层104、第三半导体层110以及第四半导体层112)的剩余部分(包含第二区300中的第一半导体层104以及第二半导体层106)的剩余部分于下部鳍元件120、虚设栅极结构126以及层间介电层138，其他部件可见于图2E-2至图2E-5的剖面示意鳍元件103以及第二鳍结构120的下部鳍元件103，如图2E-2和图2E-3所示。根据一些实施124包含沉积用于隔离结构124的一或多层绝缘材料于半导体结构12之上，以填充沟槽122表面上方的部分。在一些实施例中，沉积工艺包含化学气相沉积(chemicalvapor第一半导体层104和第二鳍结构120的第一半导体层104从隔离结构12虚设栅极结构126延伸横跨且环绕第一鳍结构118和第二鳍结构[0164]在一些实施例中，形成虚设栅极结构126包含顺应性地沉积用于虚设栅极介电层2E-3至图2E-5所示。根据一些实施例，栅极间隔层132配置以偏置(offset)后续形成的源[0166]在一些实施例中，栅极间隔层132由介电材料形成，例如氧化硅(SiO2)、氮化硅于栅极间隔层132的介电材料的水平部分，同时留下介电材料的垂直部分于虚设栅极结构源极/漏极部件134和136的一或多个半导体材料于第一鳍结构118和第二鳍结构120之上。外延成长工艺可以是分子束外延法(MBE)、金属有机化学气相沉积(MOCVD)、气相外延法[0169]在一些实施例中，源极/漏极部件134和136由任何适合用于n型半导体装置及p型言，源极/漏极部件134和136可以是以碳(C)掺杂的外延成长的硅(Si)以形成硅:碳(Si:C)以碳和磷两者一起掺杂的外延成长的硅以形成硅碳磷(SiCP)源极/漏极部件。在一些实施(borophosphosilicateglass138的上表面与虚设栅极电极层130的[0173]根据一些实施例，穿过虚设栅极结构1263以及第一鳍结构118形成切割沟槽144，如图2F-1至图2F-3和图2F-5所示。切割沟槽144也可称为切割氧化物定义边缘上栅极(cut隔物132从切割沟槽144暴露出来，如蚀刻选择性的差异，所以切割沟槽144具有暴露出隔离结构124的第一底面144A(如图2F-2和图2F-3所示)以及暴露出基底102的第二底面144B(如图2F-2和图2F-5所示)，第二底面结构118之间接触导致的不期望的表面电荷和应力。在一些实施例中，使用化学气相沉积层148和介电填充层150在层间介电层138上表面之上的部分。平坦化工艺也移除图案化掩[0180]图2H-1是根据一些实施例，示出在通道释放(channelreleasing)工艺之后的半130由多晶硅形成时，可使用例如四甲基氢氧化铵(tetramethylammoniumhydroxide，[0183]根据一些实施例，通道释放工艺也包含使用蚀刻移除第一半导体层104和第四半化铵(TMAH)、乙二胺邻苯(ethylenediaminepyrocatechol，EDP)及/或氢氧化钾极堆叠之间，且配置以降低最终栅极堆叠与源极/漏极部件之间的寄身电容(parasitic或湿式蚀刻。[0190]图2I-1是根据一些实施例，示出在形成多个最终栅极堆叠160之后的半导体结构叠160延伸横跨第一鳍结构118的纳米结构110以及第二鳍结构120的[0192]根据一些实施例，最终栅极堆叠1601、1602、1603和1604各自包含界面层栅极介电层164也顺应性地沿着内间隔层158面向通道区的内侧壁、且沿着栅极间隔层124104比第四半导体层112薄，最低的间隙154的剩余部分和间隙156的剩余部分(图2H-4至图2H-6)被高介电常数栅极介电层164大致填满，同时其他的间隙154被高介电常数栅极介电O53Si3N4属填充层(降低栅极堆叠的阻值)及/或其他适用原子层沉积(ALD)、物理气相沉积(PVD)化学气相沉积(CVD)、电子束蒸镀或其他适合工移除形成于层间介电层138上表面之上的高介电常数栅极介电层164和金属栅极电极层[0199]最终栅极堆叠160插入源极/漏极部件134的部分与源极/漏极部件134结合成为全下部鳍元件103’的半导体堆叠位于全绕式栅极场效晶体管T1的源极/漏极部件134和隔离[0200]最终栅极堆叠160插入源极/漏极部件136的部分与源极/漏极部件136结合成为鳍晶体管T2形成于第二鳍结构120与最终栅极2I-2、图2I-3和图2I-4是沿着图2J-1中的线Y1-Y1、线X1-X1以及线Y2-Y2提取的剖面示意以移除部分的金属栅极电极层168和高介电常数栅极介电层166，直到隔离结构124暴露出相邻于隔离部件146的两个栅极切割开口172形成穿过部分的隔离部件146，以移除部分的2K-2、图2K-3和图2K-4是沿着图2K-1中的线Y1-Y1、线X1-X1以及线Y2-Y2提取的剖面示意使得原本共用同一个最终栅极堆叠160的全绕式栅极场效晶体管T1和相邻的鳍式场效晶体还包含插入两个相邻的全绕式栅极场效晶体管T1之间的隔离部件146以及插入全绕式栅极场效晶体管T1与鳍式场效晶体管T2之间的栅极切区与栅极切割部件之间填入高介电常数栅极介电层和金属栅极电极层的容许度(fill4D所示的切割沟槽414可相似于图2F-1至图2F-5所[0218]根据一些实施例，形成切割沟槽414包含形成硬掩模层402于虚设栅极电极层130虚设栅极电极层130以及虚设栅极介电层128未被图案化掩模层402覆盖的部分，以形成切出中间层406；(2)中间层开通(middle-layeropen)步骤，蚀刻中间层406；(3)底层开通偏压(bias)电压、范围在约95％至约100％的占空比以及范围在约100瓦至约600瓦的射频源(RFsource)功率。去渣步骤使用流速范围在约50每分钟标准立方公分(sccm)至约耳(mTorr)至约9mTorr的压力下持续约4秒至率。中间层开通步骤使用流速范围在约12.5sccm至约75sccm的CH2F2、流速范围在约且在约5mTorr至约30mTorr的压力下持续约15秒偏压电压、范围在约95％至约100％的占空比以及范围在约500瓦至约3000瓦的射频源功75sccm的O2以及流速范围在约100sccm至约600sccm的He作为蚀刻前驱物，并且在约3.5mTorr至约21mTorr的压力约15sccm的O2以及流速范围在约100sccm至约600sccm的He作为蚀刻前驱物，并且在约步骤使用流速范围在约10sccm至约60sccm的O2作为蚀刻前驱物，并且在约5mTorr至约氧化物穿破步骤使用流速范围在约10sccm至约60sccm的CF4、流速范围在约20sccm至约120sccm的Ar作为蚀刻前驱物，并且在约2.5mTorr至约15mTorr的压力下持续约7.5秒至约压电压、范围在约95％至约100％的占空比以及范围在约700瓦至约4200瓦的射频源功率。刻步骤使用流速范围在约2.5sccm至约15sccm的SiCH4、流速范围在约25sccm至约150sccm240mTorr的压力下持续约30秒至约180秒。过蚀刻步骤的占空比远低于主蚀刻步骤的占空步骤使用流速范围在约10sccm至约60sccm的O2，并且在约5mTorr至约30mTorr的压力下持[0231]图5A-图5D是根据本发明的一些实施例，示出形成栅极切割开口518的剖面示意骤使用流速范围在约50sccm至约300sccm的CF4以及流速范围在约50sccm至约300sccm的Ar率。中间层开通步骤使用流速范围在约12.5sccm至约75sccm的CH2F2、流速范围在约在约5mTorr至约30mTorr的压力下持续约1偏压电压、范围在约95％至约100％的占空比以及范围在约500瓦至约3000瓦的射频源功率。底层开通步骤使用流速范围在约50sccm至约30sccm的SO2、流速范围在约12.5sccm至75sccm的O2以及流速范围在约100sccm至约600sccm的He作为蚀刻前驱物，并且在约3.5mTorr至约21mTorr的压力约15sccm的O2以及流速范围在约100sccm至约600sccm的He作为蚀刻前驱物，并且在约2.5mTorr至约15mTorr的压约15sccm的O2以及流速范围在约100sccm至约600sccm的He作为蚀刻前驱物，并且在约2.5mTorr至约15mTorr的压60sccm的BCl3以及流速范围在约10sccm至约10000sccm的Ar作为蚀刻前驱物，并且在约的偏压电压、范围在约45％至约55％的占空比以及范围在约600瓦至约3600瓦的射频源功60sccm的BCl3以及流速范围在约10sccm至约10000sccm的Ar作为蚀刻前驱物，并且在约15mTorr至约90mTorr的压力下持续约5秒的偏压电压、范围在约45％至约55％的占空比以及范围在约600瓦至约3600瓦的射频源功60sccm的BCl3以及流速范围在约10sccm至约10000sccm的Ar作为蚀刻前驱物，并且在约30mTorr至约180mTorr的压力下持续约7.5秒的偏压电压、范围在约45％至约55％的占空比以及范围在约600瓦至约3600瓦的射频源功60sccm的BCl3以及流速范围在约10sccm至约10000sccm的Ar作为蚀刻前驱物，并且在约15mTorr至约90mTorr的压力下持续约5秒的偏压电压、范围在约5％至约20％的占空比以及范围在约600瓦至约3600瓦的射频源功60sccm的BCl3以及流速范围在约10sccm至约10000sccm的Ar作为蚀刻前驱物，并且在约一、第二和第三主蚀刻步骤的占空比，可精准控制蚀刻以延伸栅极切割开口518至期望深在步骤1022期间，介电衬层148接触虚设栅极结构1263的部分也被移除，从而从隔离沟槽切割部件174切割的最终栅极堆叠1604。图14-3是根据本发明的一些实施例，示出沿着图绕式栅极场效晶体管T1和鳍式场效晶体管T2共用一个连续的最终栅极堆含第一纳米结构110和环绕第一纳米结构110的第一栅极堆叠160。第二全绕式栅极场效晶入第一全绕式栅极场效晶体管T1的第一纳米结构110与第二全绕式栅极场效晶体管T1的第二纳米结构110之间。鳍式场效晶体管T2包含浮置鳍元件106以及在浮置鳍元件106之上的第三栅极堆叠160。第一栅极切割部件174插入隔离部件146与第一鳍式场效晶体管T2的第[0261]此外，半导体结构的形成方法包含在最终栅极堆叠160置换虚设栅极结构126之式栅极场效晶体管(GAAFET)以及相邻于第一全绕式栅极场效晶体管的第一鳍式场效晶体一些实施例中，第一纳米结构中最低的纳米结构的底面大致齐平于第一浮置鳍元件的底体结构还包含沿着隔离部件的侧壁的下部的半导体堆叠以及沿着隔离部件的侧壁的上部效晶体管的第一纳米结构与第二全绕式栅极场效晶体管的第场效晶体管的第一栅极堆叠与第一鳍式场效晶体管的第三栅极堆叠之间。在一些实施例包含介电填充层以及围绕介电填充层且接触第四栅极介电层的介电衬层。在一些实施例