CN113053752B 半导体器件及其制造方法 （台积电(中国)有限公司）

JP2012238834A,201法线不平行的倾斜方向将p型离子束引导到沟槽离子束引导到沟槽之后，在沟槽中形成栅极结2使用所述经图案化的掩模作为蚀刻掩模来蚀刻所述硬掩模和在所述沟槽的底部中形成第一氧化物层，其中，所述外延层的通过沿着与所述外延层的所述最上表面的法线不平行的倾斜方向将p型离子束引导到述硬掩模的所述剩余部分以暴露所述外延层的所3.根据权利要求1所述的方法，其中，所述p型离子束之前，形成第二氧化物层，所述第二氧化物层覆盖所述外延层的所述侧壁的上外延层的所述最上表面引导到所述外延层以在所述外延层中形成n型7.根据权利要求6所述的方法，其中，所最上表面的法线之间的第一角度大于所述n型离子束的入射方向与所述外延层的所述最上经由开口蚀刻所述硬掩模和所述外延层以在所述外延层中在所述外延层上方沉积第一氧化物层并且过形成第二氧化物层，所述第二氧化物层覆盖被所述沟槽暴露的所述外延层的所述侧3氧化物层从所述硬掩模的所述剩余部分的顶表面延伸至所述外延层的所所述P阱区域在所述热氧化工艺之后的轮廓与所述P阱区域在所述热氧化工艺之前的轮廓第一栅极结构和第二栅极结构，设置在所述外延层中，所述第所述外延层具有横向位于所述第一栅极结构与所述第二栅极结构之间的P阱区域，并且所述P阱区域中的掺杂剂浓度沿着从所述第一栅极结构到所述第二栅极结构的方向变在所述P阱区域靠近所述第一栅极结构的第一侧处具有第4[0003]垂直导电沟槽MOSFET(metaloxidesemiconductorfieldeffect如在器件导通时源极与漏极之间的电阻率(Rdson)。减小单元间距受到制造工艺技术的限槽中期间，通过所述硬掩模的所述剩余部分保护所述外延层的所述最上表面免受所述p型5度沿着从所述第一栅极结构到所述第二栅极结构[0008]图1至图14是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截[0011]图17至图23是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横[0013]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。[0015]图1至图14是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横截6cm3之间过对外延层104的顶部区域进行热氧化来形成衬垫氧化物层110，并且因此衬垫氧化物层112上方沉积氧化物层120并且填充沟槽T1。在一些实施例中，氧化物层120完全填充沟槽120的沉积时间可以长于氧化物层130的沉积时间，因为氧化物层120被沉积以完全填充沟化物层120和130可以在它们之间包括可7垂直方向以倾斜角度将定向离子引导到外延层104。图6A和图6B中带有虚线的箭头表示入角度。在引导第一定向离子I1之后，经由沟槽T1的(与沟槽T1的第一侧相对的)第二侧(例的未掺杂区域1042。这是因为定向离子I1和I2无法从外延层104的侧壁到达非掺杂区域两个相邻沟槽T1之间的区域(和/或图10至图14中位于两个相邻栅极结构之间的区域)。如层104的保护层(例如，屏蔽层)，用于在定向注入工艺期间进行注入屏蔽并且减小沟道效沟槽T1暴露，并且因此离子I1和I2可以直接攻击外延层104的暴露侧壁并且可以在外延层注入工艺在外延层104中引起的缺陷来保护8[0030]在本公开的一些实施例中，硬掩模112用于对外延层104进行图案化以在外延层℃至约1200℃之间的温度下执行约30分钟至约240分钟。中通过热氧化工艺形成栅极电介质层150的一些实施例中，热氧化工艺期间的温度可以足中描述的退火工艺可以被跳过，只要图9的热氧化工艺的温度足够高以引起掺杂剂的重新温度足够高以引起掺杂剂的重新分布，图9中的区域S1可以仍具有与图8B中讨论的相似的9栅极电极层160被形成为具有填充沟槽T1的的掩模M2具有开口O2，其暴露栅极结构170以及外延层104的邻近栅极结构170的部分的顶口O2在外延层104的暴露部分中形成多个N+源极区域180。N+源极区域180可以被称为重掺在一些实施例中，图12的离子I3与图6A和图6B中描述的离子I1和I2相比更垂直于外延层度小于图6A和图6B的离子I1和I2的入射方向与外延层104的顶表面的法线之[0040]参考图13。移除经图案化的掩模M2，并且在外延层104上方形成经图案化的掩模在一些实施例中，图13的离子I4比图6A和图6B中描述的离子I1和I2相比更垂直于外延层度小于图6A和图6B的离子I1和I2的入射方向与外延层104的顶表面的法线之导体器件10是金属氧化物硅场效应晶体管(MOSFET)器件。因为栅极结构170被形成在外延体器件10的端子区域10T内。端子区域10T可以被视为位于半导体器件10的边界处的区域。部分可以经历图12和图13的注入工艺。单元区域10C可以被视为半导体器件10的执行某些[0056]在框S111处，执行化学机械抛光(CMP)工艺以移除多余的栅极电极层和栅极电介在外延层中形成N+源极区域。图12示出了与框S112中的动作相对应的一些实施例的示意指高于约1019/cm3的杂质浓度。图16中的半导体器件可以被视为绝缘栅极双极型晶体管[0061]图17至图23是根据本公开的一些实施例的处于各个制造阶段的半导体器件的横定值(breakdownrating)允许使用更高的掺杂并且栅极电介质层300的至少部分保留在栅极电极310和外延层104之间。蚀刻工艺可以是例如使用以下蚀刻剂(例如，稀释的HF)的选择性蚀刻工艺，该蚀刻剂蚀刻栅极电介质材料(例结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相所述硬掩模的剩余部分覆盖所述外延层的最上表面，并且所述沟槽暴露所述外延层的侧壁；通过沿着与所述外延层的所述最上表面的法线不平行的倾斜方向将p型离子束引导到掩模的所述剩余部分保护所述外延层的所述最上表面免受所述p型离子束的影响；以及在除所述硬掩模的所述剩余部分以暴露所述外延层的所述外延层的所述最上表面引导到所述外延层以在所述外延层中形成n型源所述最上表面的法线之间的第一角度大于所述n型离子束的入射方向与所述外延层的所述二氧化物层覆盖被所述沟槽暴露的所述外延层的所述侧壁；在形成所述第二氧化物层之第二氧化物层从所述硬掩模的所述剩余部分的顶表面延伸至所所述P阱区域被形成在所述硬掩模的剩余部热氧化工艺之后的轮廓与所述P阱区域在所述热氧化工艺之前的轮廓不同；以及在所述栅具有第一掺杂剂浓度；在所述P阱区域靠近所述第二栅极结构的第二侧处具有第二掺杂剂