CN113270544B 半导体器件及方法 （台湾积体电路制造股份有限公司）

本公开涉及半导体器件及方法。在实施例第一磁性隧道结(MTJ)堆叠，位于第一底部电极之上；第一共享电极，位于每个第一MTJ堆叠之2第二导电通孔，将所述位线实体连接和电连接到所述第二孔和所述第二导电通孔的宽度大于每个所述第一顶部电极和每个所述第二顶部电极的宽3对所述顶部电极层、所述MTJ膜堆叠和所述底部电极层进行图案化以形成第一磁阻随在所述第一MRAM单元和所述第二MRAM单元的侧壁在所述第一IMD层的暴露部分和所述间隔件之上在所述第一MRAM单元和所述第二MRAM单元的暴露部在所述第二IMD层和所述共享电极之上沉对所述导电材料进行平坦化以移除所述导电材料在所极包括所述导电材料在所述平坦化之后的剩余在所述共享电极和所述第二IMD层之上沉在所述第三IMD层中形成导电通孔，所述导电通孔将所述位线实体连接且电连接到所所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所述第所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所述第一MRAM单元的第一顶表面和所述第二MRAM单元的第4电极层、所述MTJ膜堆叠和所述底部电极层进行图案化以形成第一磁阻随机存取存储器MRAM单元和所述第二MRAM单元的暴露部分上形成共5[0009]图3至图23是根据一些实施例的处于制造MRAM器件的互连结构的中间阶段的各种[0011]图26至图40是根据一些其他实施例的处于制造MRAM器件的互连结构中的中间阶[0014]下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例本身不指示所讨论的各个实施例和/或配置之间的关或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。650L中形成行解码器54和列解码器56(参见图1)。逻辑区域50L可以占据MRAM器件50的大部[0020]在半导体衬底60的有源表面处形成器件62。器件62可以是有源器件或无源器[0021]在半导体衬底60上形成一个或多个层间电介质(ILD)层64其组合)来形成(一个或多个)ILD层中[0022]在半导体衬底60之上形成互连结构68。互连结构68使器件62互连以在逻辑区域中的每一者在电介质层中包括金属化图案。金属化图案电耦合到半导体衬底60的器件62，并且分别包括形成在一个或多个金属间电介质(IMD)层中的金属线L1-L6和金属通孔V1-[0023]在互连结构68中形成MRAM单元58。MRAM单元58可以被形成在金属化层M1-M6中的7MRAM单元58，并且可以通过利用存取晶体管对MTJ堆叠76的电阻进行测量来从MRAM单元58[0024]MRAM单元58电连接到器件62。导电通孔72实体耦合和电耦如在所示示例中耦合到金属通孔V6。MRAM单元58布置在具有存储器的行和列的MRAM阵列[0025]图3至图23是根据一些实施例的处于制造MRAM器件50的互连结构的中间阶段的各8约350A到约550A的范围内。110也可以被称为底部通孔。在一些实施例中，导电通孔110包括导电区域114和内衬于(lining)导电区域114的侧壁和底表面的导电阻挡层112。导电阻挡层112可以由钛、氮化[0031]一个或多个底部电极层116被形成在导电通孔110和IMD层108上。在一些实施例个)底部电极层116可以包括第一底部电极层116A和位于第一底部电极层116A之上的第二合厚度在约20A到约150A的范围内。于钉扎层118B之上的隧道势垒层(tunnelbarrierlayer)118C和位于隧道势垒层118C之约200A的范围内。[0034]钉扎层118B可以由具有与自由层118D相比更大的矫顽力场(coercivityfield)9也可以被称为可编程电阻元件或可编程电阻器。隧道势垒层118C的厚度有助于所得MTJ堆128的图案对应于后续形成的MRAM单元的图案。[0040]在图6中，将光敏掩模128用作蚀刻掩模来对硬掩模层126进行蚀刻和图案化。然在IMD层108中形成凹槽130。蚀刻方法可以包括等离子体蚀刻方法，例如，离子束蚀刻中，钝化层142可以在后续处理期间减少或和氧化物层146的剩余部分形成间隔件140。在间隔件140被图案化之后，暴露出逻辑区域且IMD层150由氧化硅形成。相对于将用于对IMD层150进行图案化的蚀刻工艺(将在下面进一步讨论)，氮化铝和氧化硅具有高选择性。IMD层150被形成为厚度在约1200A至约辑区域50L中的部分具有与MRAM单元58相比更大层150在逻辑区域50L和存储器区域50M中的部分共享平坦最碳化硅层和形成在碳化硅层上的氮化钛层，其中氮化钛层的厚度在约200A至约400A模152中的开口154各自设置在沿着MRAM阵列52(参见图1)的列的几个MRAM单元58之上。这样，后续在IMD层150中形成的每个开口156(参见图12)将暴露沿着所得MRAM阵列52的列的[0048]每个开口154将用于暴露存储器区域50M中相同数量的MRAM单元58。硬掩模152中的开口154具有统一尺寸，例如，统一宽度W1和统一长度L1。开口154的宽度W1可以在约直径D1可以在约300A到约400A的范围内。长度L1可以在约1400A到约50μm的范围[0049]图11进一步示出了在后续附图中使用的参考横截面。横截面A-A沿着MRAM阵列52蚀刻停止层148有助于保护顶部电极136(并且从而保护MTJ堆叠134)免受IMD层150的蚀刻[0051]开口156具有从IMD层150的平坦最上表面测量的多个深度。开口156在顶部电极[0052]在图13A和图13B中，共享电极层158被形成在硬掩模152上和开口156(参见图12A导电材料的实施例中，共享电极层158使用与顶部电极层120(参见图4)和/或硬掩模152类似的材料和方法形成。共享电极层158可以被形成为厚度在约500A到约800A的范围有与硬掩模152中的开口154(参见图11)基本相同的俯视形状和尺寸(例如，相同的宽度W1[0056]在图17中，可以可选地移除(一个或多个)蚀刻停止层106中的一些，例如在其中区域50L中的部分以暴露下方第一蚀刻停止层106A。可以使用对第二蚀刻停止层106B的材止层106B的蚀刻工艺可以不同于用于对IMD层150、蚀刻停止层148和IMD层108进行图案化148和IMD层108的(一个或多个)蚀刻工艺(参见图16)对第二蚀刻停止层106B的蚀刻可能比案化的一个或多个蚀刻工艺(参见图21)对第一蚀刻停止层106A的蚀刻可能比第二蚀刻停抗反射层164可以被形成为厚度在约150A到约400A的范围内。抗反射层164将用于在逻辑区域50L的后续处理期间保护存储器区可选地执行回蚀工艺以移除IMD层162和抗反射层164在MRAM单元58区域50M可以没有导电通孔170V和导电线170L。虽然每个导电通孔170V和相应导电线170L[0061]在平坦化工艺之后，共享电极160具有从IMD层150的平坦最上表面测量的几个高度H2可以在约230A至约350A的范围内。与IMD层162类似的材料和方法来形成IMD层174。在一些实施例中，分别使用与导电通孔可以由与共享电极160不同的导电材料形成。对各种导电材料的选择允许调整与共享电极接和电连接到共享电极160。在一些实施例中，导电通孔176V和导电线176L将存储器区域电极160提供增加的着陆面积(landingarea)，所以存储器区域50M中的导电特征176可以被形成为与逻辑区域50L中的导电特征176相比更大(例如，更宽)，这可以有助于减小与导电通孔176V具有宽度W2，该宽度W2可以在约450A到约6共享电极160因此为导电通孔176V提供足够尺寸的着陆焊盘，这可以防止在导电通孔176V[0066]图26至图40是根据一些其他实施例的处于制造MRAM器件50的互连结构的中间阶介质层204可以被形成为厚度在约100A至约300A的范围内。蚀工艺期间减少形貌变化。可以使用诸如旋涂工艺之类的涂覆工艺来形成涂层210。涂层[0072]在图27中，执行回蚀工艺以移除涂层210、电介质层208和平坦化停止层206的部域50L，并且可以覆盖存储器区域50M的一部分。虽然平坦化工艺没有移除平坦化停止层度T1可以在约50A到约100A的范围内。[0074]在图29中，执行回蚀工艺212以使钝化层202凹陷并且在MRAM单元58的顶部电极212可以以与电介质层204和平坦化停止层206的(一种或多种)材料(例如，氧化物)相比更蚀刻速率与电介质层204和平坦化停止层206的蚀刻速率的比率可以在约3:1至约10:1的范Fy在约7秒至约300秒的范围内的持续时间。利用这类参数执行回蚀工艺212允许实现钝化层停止层206的一些蚀刻。例如，回蚀工艺212可以将平坦化停止层206的厚度减小到在约的新厚度T2是平坦化停止层206的原始厚度多层等之类的电介质材料形成，并且通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)、保护层216允许保护层216与顶部电极136成保护结构218，该保护结构218包括在平坦化工艺之后保护层216保留在凹槽214中的部50L和存储器区域50M中的特征共享平[0080]在平坦化工艺之后，保护结构218具有厚度T3，该厚度T3可以在约80A到约200A的范围内，并且顶部电极136具有厚度T4，该厚度单元58，但又足够小以确保MTJ堆叠134的侧壁没有不期望的材料(并且因此保持它们期望[0082]在图33中，对中间结构进行图案化以暴露逻辑区域50L中的(一个或多个)蚀刻停工艺之后保留。电介质层204的一些部分可以在(一个或多个)蚀刻工艺之后保留在存储器模222可以在(一个或多个)蚀刻工艺之后通过例如适当的灰化或剥[0083]在图34中，可选地可以移除(一个或多个)蚀刻停止层106中的一些，例如在其中包括第一蚀刻停止层106A和第二蚀刻停止层106B时，可以移除第二蚀刻停止层106B在(一第二蚀刻停止层106B的蚀刻工艺可以不同于用于初始形成(一个或多个)开口224的(一个对逻辑区域50L中的导电特征的开口进行图案化的一个或多个蚀刻工艺(参见图39)对于第一蚀刻停止层106A的蚀刻可以比第二蚀刻停止层10[0084]在图35中，IMD层162被形成在(一个或多个)开口224中以及在MRAM单元58和保护将用于在逻辑区域50L的后续处理期间保护存储器[0085]在图36中，可以可选地执行回蚀工艺以移除IMD层162和抗反射层164在MRAM单元42236艺来消耗蚀刻掩模226，或者可以在回蚀工艺之后通过例如合适的灰化或剥离工艺来移除MRAM单元58之上的部分可以在后续平坦化工艺期上针对图19所讨论的那些工艺和材料类似的工艺和材并且还可以被形成在IMD层162以及抗反射层164和220之上。导电材料168可以使用与以上针对图20所讨论的那些工艺和材料类似的工艺度W2通孔176V可以与保护结构218的部分和顶艺打开蚀刻停止层172以暴露导电特征170和顶部电极136。第二蚀刻工艺可以包括合适的速率与保护结构218的蚀刻速率的比率可以在约1至约5的范围内。作为第二蚀刻工艺的示秒的范围内的持续时间。利用这类参数执行第二蚀刻工艺允许实现蚀刻停止层172的材料部分被设置在电介质层204的剩余部分和蚀刻保护结构218可以通过以下方式来保护顶部电极136：扩大用于形成导电特征176的工艺窗[0101]在方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二位线实体连接和电连接到共享电极。在方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二IMD层和蚀刻停止层中蚀刻开口，该开口完全暴露第一MRAM单元的第一顶表面并且部分地暴露第二MRAM单元的第二顶表面。在该方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二IMD层和蚀刻停止层中蚀刻开口，该开口完全暴露第一MRAM单元的第一顶表面和第二MRAM单元的第二结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基电通孔和所述第二导电通孔的宽度大于每个所述第一顶部电极和每个所述第二顶部电极[0115]示例11.一种制造半导和所述底部电极层进行图案化以形成第一磁阻随机存取存储器(MRAM)单元和第二MRAM单元的所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所元的所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所述第一MRAM单元的第一顶表面和所述第二MRAM单元的形成延伸穿过所述第一IMD层的导电特征，所述导电特征与所述第一顶部电极和所述保护所述第一IMD层是沉积在所述蚀刻停止层之上的，所述蚀刻停止层和所述保护结构包括相