CN113345893B 晶体管栅极及其形成方法 （台湾积体电路制造股份有限公司）

TW201735160A,2017.10.01TW202008436A,2020.02.16US2018350935A1,2018.12.06米结构位于第一纳米结构之上；第一高k栅极电介质，第一高k栅极电介质围绕第一纳米结构设位于第一高k栅极电介质和第二高k栅极电介质结构之间的部分包括填充第一高k栅极电介质和第二高k栅极电介质之间的区域的p型功函数金2栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第二高k栅极电介质之充所述第一高k栅极电介质和所述第二高k栅极电介质之间的区域的p型功函数金属的第一2.根据权利要求1所述的半导体器件，其中，5.根据权利要求1所述的半导体器件，其中，6.根据权利要求5所述的半导体器件，其中，所述p型功函数金属的所述最小宽度在8.根据权利要求1所述的半导体器件，其中，所p型功函数金属，其中，所述p型功函数金属从所述3在所述第二纳米结构的顶表面上沉积所述p型功函数金属的第一部分，并且在所述第继续沉积所述p型功函数金属，直到所述p型功函数金属的所述第一部分与所述p型功17.根据权利要求14所述的方法，沉积所述p型功函数金属包括在所述p型功函数金属4结构之间的部分包括填充所述第一高k栅极电介质和所述第二高k栅极电介质之间的区域述p型功函数金属从所述栅极电介质中位于所述第一纳米结构上的第一部分连续地延伸到5[0008]图1示出了根据一些实施例的三维视图中的纳米结构场效应晶体管(纳米FET)的的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。[0015]在晶体管栅极堆叠中，(一个或多个)功函数金属(WFM)层的厚度影响晶体管的阈通过在栅极堆叠中省略这种阻挡层并允许WFM层在某些区域中合并，可以提高制造容易程等)的示例。纳米FET包括位于衬底50(例如，半导体衬底)上的鳍66之上的纳米结构55(例6[0017]栅极电介质100位于鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底[0019]本文讨论的一些实施例在使用后栅极工艺形成的纳米FET的上下文中讨论。在其[0022]衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如型区域50N和p型区域50P。[0023]进一步在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。7去除第二半导体层53并且可以将第一半导体层51图案化以在n型区域50N和p型区域50P两形成为使得最底层是适合于n型纳米FET的[0026]第一半导体材料和第二半导体材料可以是对彼此具有高蚀刻选择性的材料。这下去除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案化以形成p型形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-C(统称为第一纳米纳米结构52和第二纳米结构54可以进一步统称为纳米8[0029]为了说明的目的，图3将n型区域50N和p型区域50P中的鳍66示出为具有基本上相和纳米结构55之上以及在相邻的鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以可流动CVD(FCVD)等或其组合来形成绝缘材料。可以使用由任何可接受工艺形成的其他绝蚀刻工艺对绝缘材料的材料(例如，以比鳍66和纳米结构55的材料更快的速率蚀刻绝缘材[0033]上述关于图2到图4所述的工艺只是可以如何形成鳍66和纳米结构55的一个示米结构52)和第二半导体层53(和所产生的第二纳米结构54)在p型区域50P和n型区域50N中可以是不同的材料或在p型区域50P和n型区域50N中以不同的顺955和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。光致抗蚀剂被图案化以暴术来对其进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注间隔体层82。第一间隔体层80和第二间隔体层82随后将被图案化以用作形成自对准源极/形成掩模(例如光致抗蚀剂)，并且可以将适当类型(例如n型)的杂质注入到n型区域50N中隔体层80和第二间隔体层82可以使用合适的蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例[0043]如图8A所示，第一间隔体81和第二间隔体83设置在鳍66和/或纳米结构55的侧壁沉积第二间隔体层82之前图案化第一间隔体81)、可以形成和去除附加的间隔体等等。此刻工艺或多蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。定时蚀刻工艺可以用于在第一凹槽86达到所需深度之后停止对第一凹槽8以使用诸如湿法蚀刻等的各向同性蚀刻工艺来蚀刻侧壁。可以使用掩模(未示出)来保护p例如Si或SiC的实施例中，可以使用利用四甲种氟基气体等的干法蚀刻工艺在p型区域50P中蚀刻第二纳米结构10B所示的结构之上沉积内部间隔体层(未单独示出)来形成第一内部间隔体90。第一内部间隔体90充当随后形成的源极/漏极区域和栅极结构之间的隔离特征。如下面将更详细地包括诸如氮化硅或氮氧化硅之类的材料，尽管可以利用任何合适的材料，例如k值小于约外部侧壁可以相应地延伸到第二纳米结构54和/或第一纳米结构52的侧壁以外或从第二纳NBE等的各向异性蚀刻工艺来蚀刻内部间隔体层。第一内部间隔体90可以用于防止随后形成的源极/漏极区域(例如，下面针对图12A-12C讨论的外延源极/漏极区域92)通过随后的蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)极/漏极区域92可以对n型区域50N中的第二纳米结构54和p型区域50P中的第一纳米结构52隔体81用于将外延源极/漏极区域92与虚设栅极76分隔开，并且第一内部间隔体90用于将[0051]可以通过掩蔽p型区域50P(例如PMOS区域)来形成n型区域50N(例如NMOS区域)中第二纳米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加拉伸应变[0052]可以通过掩蔽n型区域50N(例如NMOS区域)来形成p型区域50P(例如PMOS区域)中第一纳米结构52是硅锗，则外延源极/漏极区域92可以包括对第一纳米结构52施加压缩应cm3之间。源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例[0054]作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺的一些实施例中，如图12A所示，这些小平面使得同一NSFET的相邻外延源极/漏极区域92合隔体蚀刻以去除间隔体材料以允许外延生长区域延伸至STI区域68体材料层92B和第三半导体材料层92C中的每一层可以由不同的半导体材料形成并且可以导体材料层92B且大于第三半导体材料层92C的掺杂剂浓度。在外延源极/漏极区域92包括92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导型区域50N中的第二纳米结构54的侧壁并且通过p型区域50P中的第一纳米结构5间隔体81之间。CESL94可以包含具有不同于上覆第一ILD96的材料的蚀刻速率的电介质面与掩模78和第一间隔体81的顶表面齐间隔体81更快的速率选择性地蚀刻虚设栅极76。每个第二凹槽98暴露和/或覆盖纳米结构的材料和/或具有不同数量的层，和/或每个区域中的栅极电极可以通过不同的工艺形成，米结构54的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等之类的各向同性蚀刻工艺来和STI区域68保持相对不被蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包过去除n型区域50N和p型区域50P两者中的第一纳米结构52或通过去除n型区域50N和p型区以在p型区域50P中形成栅极电介质100的同时遮蔽或暴露n型区域50N。在暴露n型区域50N[0067]在图18A和18B中，导电材料105共形地沉积在p型区域50P中的栅极电介质100电介质100的暴露表面上至足够的厚度以使得导电材料105在相邻的第一纳米结构52(例直到导电材料105的第一部分105A在区域50I中与导电材料105的第二部分105105在第一纳米结构52的侧壁上和第一纳米结构52的最上表面上可以具有厚度T1。厚度T1T1大于约50A时，导电材料105的体沉积导电材料105和图案化/蚀刻膜的工艺控制可能受到负面影响(例如，类似于高宽高比在一些实施例中，沉积填充金属117的CVD工艺可以包括在CVD工艺室中提供第一前体(例表面上。在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质所以栅极电介质100和栅极电极102可以同样具有圆形分可以设置在第一纳米结构52中的最底部纳米结包括首先去除n型区域50N中的第一纳米结构52。可以通过在p型区域50P之上形成掩模(未示出)并使用对第一纳米结构52的材料具有选择性的蚀刻剂来执行诸如湿法蚀刻等的各向[0080]然后在n型区域50N中的第二纳米结构54之上并围绕n型区域50N中的第二纳米结[0081]在填充第二凹槽98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质极127和栅极电介质100的材料的剩余部分形成n型区域50N的所产生的纳米FET的替换栅极结构。在p型区域50P中用于去除栅极电极102的多余材料和在n型区域50N中用于去除栅极电极127的多余材料的CMP工艺可以同时或工艺以去除电介质材料中在第一ILD96之上延伸的多余部分。随后形成的栅极接触部(例如下面针对图24A和24B讨论的栅极接触部114)穿透栅极掩模104以接触凹陷的栅极电极三凹槽108蚀刻穿过栅极掩模104；并且然后可以使用第三蚀刻工艺使第三凹槽108蚀刻穿[0087]图26A-26C示出了根据一些替代实施例的器件的截面视图。图26A示出了图1所示硅的第二纳米结构54为p型区域50P中的p型NSFET和n型区域50N中的n型NSFET提供沟道区中去除第一纳米结构52；围绕p型区域50P中的第二纳米结构54沉积栅极电介质100和栅极米结构之间的部分包括填充第一高k栅极电介质和第二高k栅极电介质之间的区域的p型功介质，第一纳米结构设置在第二纳米结构之上；以及在栅极电介质之上沉积p型功函数金以及栅极电极，所述栅极电极位于所述第一高k栅极电介质和所述第二高k栅极电介质之充所述第一高k栅极电介质和所述第二高k栅极电介质之间的区域的p型功函数金属的第一度，其中，所述p型功函数金属中位于所述第一纳米结构的侧壁上的第二部分具有第二厚[0099]示例7是示例6所述的器件，其中，所述p型功函数金属的所述最小宽度在10nm到栅极电介质中位于所述第一纳米结构上的第一部分连续地延伸到所述栅极电介质中位于顶表面上具有第一厚度，并且在所述第一纳米结构和所述第二纳米结构之间具有第二厚的顶表面上沉积所述p型功函数金属的第一部分，并且在所述第二纳米结构的底表面上沉金属的所述第一部分与所述p型功函数金属的所述第二部