CN113539844B 半导体装置及其制造方法 （台湾积体电路制造股份有限公司）

US2019333893A1,201可使用异相装置以及不对称的双面成型封装技体装置可形成为具有小的轮廓的异相三维扇出2在该第一装置上方形成一内连线结构，其中该内连线在该内连线结构上方放置一第二装置，该内连线结构将该第二于在该内连线结构上方放置该第二装置的操作之后，将该该第二成型化合物的一热膨胀系数与该第一成型化合物的一该第一成型化合物的该热膨胀系数是该第一成型化合物的一第该第二成型化合物的该第一热膨胀系数与该第一成型化合物的该第一热膨胀系数之该第一成型化合物的该热膨胀系数是该第一成型化合物的一第该第二成型化合物的该第二热膨胀系数与该第一成型化合物的该第二热膨胀系数之形成穿过该第一介电层的一第一开口，该芯片上系统装置的一第一在该第一介电层上方以及该第一开口之中沉积一第一金属化3在该第二介电层上方以及该第二开口中形成一第二金属化图将该集成电路装置的一接点区域附接到该第二金属化图案的该表面在沉积该第一介电层的操作之前，将该芯片上系统装置密封在一第一成型化合物中；于在该第二金属化图案上方上放置该集成电路装置的操作于在该芯片上系统装置上方沉积该第一介电层的操作之形成一第三开口，一第一内连线导孔从该第三开口露出，其将一第一外部连接元件形成到该第一内连线导孔，该第一内连线形成邻接该第一外部连接元件的一第二外部连接元件，该第一外部连接一重分布结构，与该集成电路装置以及该芯片上系统装置物14.如权利要求13所述的半导体装置，还包括一集成被动装置，邻接该芯片上系统装45[0002]半导体业界通过不断降低最小特征尺寸以持续提高各种电子部件(例如晶体管、装在通常包括作为封装接触垫的扇出线路(fan-outwiring)的重分布层(redistribution造性的半导体晶粒封装技术的需求。这种封装系统的一种例子是系统级封装(System-in-6及重分布结构，重分布结构与集成电路装置以及芯片上系统装置物理地分离并电性连接，[0008]图1示出根据一些实施例的在形成系统级封装装置的中间步骤中，在承载基板上[0009]图2示出根据一些实施例的在形成系统级封装装置的中间步骤中，将集成电路晶[0010]图3示出根据一些实施例的在形成封装级系统装置的中间步骤中，将集成电路晶[0011]图4A示出根据一些实施例的在形成系统级封装装置的中间步骤中，在图3的结构[0013]图5示出根据一些实施例的在形成系统级封装装置的中间步骤中，在图4A的前侧[0014]图6A和图6B示出根据两个实施例的图5中的结构的承载基板的剥离制程，以及在形成系统级封装装置的中间步骤中在整合扇出导孔上方形成[0015]图7A和图7B示出根据两个实施例的图5中的结构的承载基板的剥离制程，以及在形成系统级封装装置的中间步骤中在整合扇出导孔上方形成[0016]图8A和图8B示出根据两个实施例的图5中的结构的承载基板的剥离制程，以及在形成系统级封装装置的中间步骤中在整合扇出导孔上方形成78另一个(些)元件或特征之间的关系，这些空间相关用词旨在涵盖包括特征的装置的不同方向。此设备可以转向(旋转90度或旋转到其他方向)，并且在此使用的空间相关用词可以通过类似的方式来解释。实施例，第一组异相晶粒可以接合到重分布结构的第一侧并被埋设入在第一成型化合物9的整合度和部件密度，并提供低成本的系统级封装制程，从而能够生产出在印刷电路板[0091]根据一些实施例，图1至图8B示出形成异相三维扇出晶粒封装(heterogeneous103的顶表面可为水平的并且可以具有高度顶表面直接接触。在一些实施例中，前侧介电层105由如聚苯并恶唑(polybenzoxazole，(phosphosilicateglass，PSG)、硼硅玻璃(borosilicateglass，BSG)、掺硼磷硅玻璃[0094]在图1中进一步示出在前侧介电层105上方形成整合扇出导孔107(Through种层露出的部分上形成导电材料。可以通过如电镀(electroplating)或无电镀层(electrolessplating)之类的镀层(plating)来形成导电材料。导电材料可以包括金属，成电路晶粒114可以包括一组异相晶粒，例如芯片上系统和一或多个集成被动装置取存储器(dynamicrandomaccessmemory，DRAM)晶粒、静态随机存取存储器(staticrandomaccessmemory，SRAM)晶粒等)、电源管理晶粒(例如电源管理集成电路(power位信号处理(digitalsignalprocessing，DSP)晶粒)、前端晶粒(例如类比前端(analog特征、内连线结构、钝化层、及/或用于埋入内部的部件的封装材料，例如密封材料(encapsulant)或成型化合物等。每个集成电路晶粒114还包括用于集成电路晶粒114的外集成电路晶粒114进行测试并将其识别为已知良H2的第一部件109(例如片上系统)以及具有第三高度H3的一或多个第二部件111(例如集成被动装置)。根据一些实施例，第一部件109的第二高度H2介于大约70μm至大约150μm之间(例如大约100μm)，并且一或多个第二部件111的第三高度H3介于大约50μm至大约100μm之坝元件115可以形成为具有第四高度H4，用以降低一或多个第二部件111和第一部件109之前侧介电层105。晶粒粘结膜可为环氧树脂、酚醛树脂(phenolresin)、丙烯酸橡胶而，也可以使用任何其他合适的材料和任何合适的方法来将集成电路晶粒114粘附到前侧可以将粘接元件113施加在前侧介电层105的表面上。可以例如通过锯切(sawing)或分割过黏接元件113将集成电路晶粒114粘附到前侧介[0101]根据一些实施例，一或多个集成电路晶粒114通过具有晶粒粘结膜形式的黏接元200℃之间(例如大约110℃)，并且第一距离D1介于大约105μm至大约195μm之间(例如大约[0102]在图3中，将第一密封元件301放置在前侧介电层105上方的第一水准Lvl1或更高环氧树脂等，并且可以通过压缩成型(compressionmolding)、转移成型(transfer化温度(glasstransitiontemperature)的温度时，第一密封元件301具有第一热膨胀系6ppm/K和约20ppm/K之间，例如在低于约147℃和约153℃之间的玻璃转化温度(例如约150胀系数CTE2介于约30ppm/K和约50ppm/K之间，例如在大于[0103]图4A示出前侧重分布结构401和导电连接元件427的形成过程。前侧重分布结构415和419)的前侧重分布结构401。在前侧重分布结构401中可以形成较多或较少的介电层元件126的共平面表面上形成第一介电层405，以形成前侧重分布结构401。在一些实施例成露出集成电路晶粒114的晶粒连接元件126和整合扇出导孔107的一部分的开口。可以通[0105]然后，第一金属化图案407形成在第一介电层405的主表面上并沿着第一介电层407包括物理地和电性耦接至集成电路晶粒114的晶粒连接元件126的多个平坦表面接触区[0106]在沉积第一金属化图案407之后，将第二介电层409沉积在第一金属化图案407和与第一介电层405相似的方式形成第二介电层409，并且可以具有与第一介电层405相似的以使用适合于在第一介电层405中形成开口的任何图案化制程来形成第二介电层409中的案411沉积在第二介电层409的主表面上并沿第二介电层409的主表面延伸，并与第二介电二金属化图案411中与第二介电层409中的开口共形的部分可以与第一金属化图案407中与程可用于形成任何宽度及/或厚度的第一金属化[0108]在沉积了第二金属化图案411之后，将第三介电层413沉积在第二金属化图案411具有与第一介电层405相似的材料和相似的厚度(例如第二厚度Th2)。在形成第三介电层适合于形成开口的任何图案化制程在第一介电413的开口共形的部分可以与第二金属化图案411与第二介电层409的开口共形的部分具有[0110]在沉积了第三金属化图案415之后，便将第四介电层417沉积在第三金属化图案外，第四金属化图案419和第四介电层417的开口共形的部分可以与第三金属化图案415和包括具有第一宽度W1的第一凸块区域421。第一凸块区域421可以设置在集成电路晶粒114二凸块区域423可以设置在第二区域435中的集成电路晶粒114的第二部分111之一者之上，[0114]在一些实施例中，前侧重分布结构401的最上层金属层可以被多个凸块下金属层除晶种层(若有)未被导电材料覆盖的露出部分，例如通过可接受的蚀刻制程(例如湿蚀刻[0115]图4A进一步示出在前侧重分布结构401的最上层金属化图案(例如第四金属化图最上层金属化图案的凸块区域403上进行焊接前印刷制程(pre-solderprinting钯浸金技术(electrolessnickel-electrolesspalladium-immersiongoldtechnique，凸块区域421具有面朝导电连接元件427的凹形接触区和背朝导电连接元件427的平坦表面界面429包括面朝第一部件109的晶粒连接元件126(例如芯片上系统)的平坦表面接触区凸块区域403的各种厚度和宽度可增加前侧重分布结构401的机械可靠性。根据一些实施的第二垫界面437包括面朝晶粒连接元件126的平坦表面接触区404和背朝晶粒连接元件[0120]图5示出附接到前侧重分布结构401的最上层金属层(例如第四金属化图案419)的的装置，被动装置例如为电容(例如多层陶瓷电容(multi-layerceramiccapacitor，装置505。可以通过例如依次将如焊球(未示出)之类的集成装置505的连接元件(例如导电以将集成装置505的连接元件结合到导电连接元件[0121]在一些实施例中，将可选的底部填充层(未示出)形成在每个集成装置505与前侧[0122]图5进一步示出形成在前侧重分布结构401上以封装集成装置505的第二密封元件如在低于约157℃和约163℃之间的玻璃转化温度(例如约160℃)具有约9ppm/K的第一热膨约40ppm/K之间，例如在大于等于约157℃和约163℃之间的玻璃转化温度(例如约160℃)具[0123]根据一些实施例，第二密封元件507的第一热膨胀系数CTE1可以与第一密封元件施例中，第二密封元件507的第一热膨胀系数CTE1与第一密封元件301的第一热膨胀系数二密封元件507的第二热膨胀系数CTE2与第一密封元件301的第二热膨胀系数CTE2的第二比值(CTE-R2)可以介于约0.1≤CTE-R2密封元件507的高度降低为与最上层的介电层(例如第四介电层417)之间具有第三距离D3。元件301的高度的比值(例如D3/D2)可以介于大约0≤D3/形成导电连接元件427相似的制程和材料，将外部连接元件603沉积在集成重分布层801上方。根据一些实施例，通过一开始在整合扇出导孔107露出的接点区域上形成一层预焊膏(pre-solderpaste)或焊料(solder)来形成外部连接元件603。然而可以[0128]在将第一中间系统级封装结构500从承载基板剥离之后，可将第一中间系统级封装置600。图6A还示出第一系统级封装装置600可以被制造为例如包括外部连接元件(例如外部连接元件603)的异相三维扇出系统级封装装置(heterogeneousthree-dimensional(3D)Fan-OutSystem-in-Package(SiP)device)。前述外部连接元件的第一图6A的第一系统级封装装置600的不同之处在于在整合扇出导孔107上形成外部接点之前，μm。因此将整合扇出导孔107降低为具有与第四距离D4相等的第七高度H7。在研磨制程之第二系统级封装装置610可为例如包括外部连接元件(例如外部连接元件603)的异相三维[0131]图7A和图7B分别示出根据一些实施例的第三系统级封装装置700和第四系统级封装装置710。第三系统级封装装置700与图6A的第一系统级封装装置600的不同之处以及第装置700和第四系统级封装装置710中省略了一或多个[0132]图8A和图8B分别示出根据一些实施例的第五系统级封装装置800和第六系统级封装装置810。第五系统级封装装置800和第六系统级封装装置810与图7A的第三系统级封装装置700和图7B的第四系统级封装装置710的不同之处在于，使用了集成重分布层801和微重分布层801和微凸块823可以形成在第一部件109上方，以允许第一部件109与外部连接。以在集成重分布层801的接点区域上方形成微凸块8案813包括在一或多个介电层817(例如低介电常数介电层)中及/或上方形成的金属线和导[0135]在一些实施例中，可以在集成重分布层801的最上层金属化图案上方形成钝化膜物理地和电性耦接到集成重分布层801的各个接点区域。可以通过例如电镀等方式形成微与整合扇出导孔107和微凸块823的顶表面