CN113594046B 半导体结构及其形成方法 （台湾积体电路制造股份有限公司）

US2020135677A1,2020.US2009278263A1,2009.12021.11.02并且在第二通孔上方形成接触第二通孔的导电2形成第一再分布线，所述第一再分布线包括延伸至所述第一介电在所述第二介电层中形成第二通孔，并且在所述第二通孔上3一方向和所述第二方向是从所述第二中心出发的顶部通孔，位于所述多个再分布线的顶部再分布线中的45料区域可以用于将金属柱接合至另一封装组件的另一并接触所述通孔的迹线，并且将所述多个再分布线中的一些通孔堆叠以形成通孔堆叠件，6[0008]图1至图12示出了根据一些实施例的形成包括偏心接合结构的互连组件的中间阶[0017]图22示出了根据一些实施例的用于形成包括偏心接合结构的互连组件的工艺流直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部有高热膨胀系数(CTE)值的导电凸块、导电焊盘以及通孔垂直对准，并且因此可以减小应7[0021]图1至图12示出了根据本发明的一些实施例的形成包括偏心接合结构的互连组件在介电层24上方形成晶种层(未示出)，在晶种层上方形成诸如光刻胶的图案化的掩模(未然后去除镀掩模，随后进行蚀刻工艺以去除金属晶种层的先前由镀掩模覆盖的暴露部分。金属晶种层的剩余部分和镀金属材料为RDL8[0028]参考图3，在RDL32和介电层28上方形成介电层34。可以使用聚合物形成介电层[0029]图3还示出了电连接至RDL32的RDL36的形成。RDL36的形成可以采用与用于形成[0031]图5至图10示出了根据一些实施例的通孔56、导电焊盘58和导电凸块60(图10)的9[0036]图9还示出了根据一些实施例的也通过镀沉积的焊料区域62的沉积。焊料区域62[0042]图13示出了互连组件649的应用。图12所示的结构也可以是图13所示的结构的部据一些实施例，封装组件70A包括半导体衬底71和集成电路器件(未示出，例如包括晶体[0044]互连组件649还接合至封装组件80。根据一些实施例，封装组件80是或包括中介可以等于或小于长度L1的最大宽度W1。导电焊盘58可以相对于在X方向上延伸并且穿过中导电焊盘58的边缘也可以具有一些具有圆形的曲线88A的边缘(弯曲的左边缘和弯曲的右料的热膨胀系数(CTE)大得多的CTE值的金属形成。当通孔56、44V(以及可能的通孔40V和[0048]根据本发明的实施例，通孔56从中心线58C偏离并且在与导电凸块60的偏离方向[0049]再次参考图14，根据一些实施例，通孔56从导电焊盘58的中心线58C偏离了间距使得通孔44V将不占用额外的芯片面积(除非需要用于信号重新布线的原因)，因为它占用可以在约30μm和50μm之间的范围内。导电凸块60的直径Dia60可以在约20μm和40μm之间的[0056]图17和图18分别示出了根据可选的实施例的偏心结构的部分的截面图和顶视[0057]图19示出了与图17和图18中所示的结构相应的RDL线44L以及通孔56和44V的顶视允许使用探针和/或探针卡等来测试3D封装件或3DIC。可以在中间结构以及最终结构上执的第一部分，以及延伸超过导电凸块的第二边缘至小于第一距离的第二距离的第二部分，中，结构还包括与导电凸块的第一侧壁以及导电焊盘的顶面和第二侧壁接触的底部填充实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术