CN113690305B 晶体管栅极结构及其形成方法 （台湾积体电路制造股份有限公司）

US10510620B1,2019.12.17US2020098878A1,2020.03.262栅极结构，包裹在所述纳米结构的周围，所述栅极结构具有与所述隔离区5.根据权利要求1所述的器件，其中，所述第一距离和所述第二距离各自在0.5nm至所述栅极结构的侧壁上的混合鳍，所述混合鳍被设置为距离所述半导体鳍第一距离，在隔离区域以及交替的第一纳米结构和第二纳米结构之上沉积纳米结构和所述第二纳米结构突出得高于所述对所述虚设栅极层进行图案化，以在所述第一纳米结构的侧壁、及将所述虚设栅极和所述第一纳米结构替换为金属栅极，所述金属栅极3其中，所述虚设栅极具有侧壁并且具有与所述隔离区域接对所述虚设栅极的下部进行蚀刻，直到所述虚设栅极的底表面延伸到远对所述虚设栅极的下部进行蚀刻，直到所述虚设栅极的底表面延伸到远45[0009]图2-图22C是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的视[0014]图27A-图27D是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的[0015]下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)施例可以被应用于替代纳米结构晶体管/FET或与纳米结构晶体管/FET结合地包括其他类特征。纳米结构晶体管/FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管[0020]纳米结构晶体管/FET包括在衬底50(例如半导体衬底)上的半导体鳍62之上的纳6[0021]栅极结构130位于半导体鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。外延源极/漏极区域108设置在栅极结构130的相反侧的半导体鳍62上。外延源以电连接(例如通过将外延源极/漏极区域10[0022]混合鳍82设置在隔离区域72之上，并且设置在相邻的外延源极/漏极区域108之且在例如纳米结构晶体管/FET的外延源极/漏极区域108之间的电流流动方向上。截面B-B’沿着栅极结构130的纵轴并且在例如垂直于纳米结构晶体管/FET的外延源极/漏极区域108[0024]图2-图22C是根据一些实施例的在纳米结构晶体管/FET的制造中的中间阶段的视[0026]衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如体管，如p型纳米结构晶体管/FET。n型区域50N可以与p型区域50P实体地分离(未单独示供任何数量的n型区域50N和p型区域50P。[0027]衬底50可以轻微掺杂有p型杂质或n型杂质。可以对衬底50的上部执行抗穿通后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导7域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度在p型区域50P)中形成用于纳米结构晶体管/FET的沟道区域，并且第二半导体层56会被图案[0031]多层堆叠52的每一层可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的工牺牲层(或虚设层)并且第二半导体层56被图案化以在n型区域50N和p型区域50p两者中形第二半导体层56形成为具有较小厚度允许以较大密度形成沟866之上并且在相邻的半导体鳍62之间形成绝缘材料。绝缘材料可以是氧化物(例如，氧化少一部分从绝缘材料的相邻部分之间突出。此外，STI区域72的顶表面可以具有平坦表面工艺以比蚀刻半导体鳍62和纳米结构64、66的材料更快的速率来选择性地蚀刻STI区域729[0039]在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示66和STI区域72之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化[0042]图5A-图22C示出了实施例器件的制造中的各种附加步骤。图5A-图22C示出了n型型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果存在的话)在每幅图所对5A-图22C各自示出了两个半导体鳍62以及混合鳍82和STI区域72的在相应截面中设置在两(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等之类的工艺成为具有厚度T1，其在1nm至100nm范围内。虚设栅极层74的厚度决定了纳米结构晶体管/[0045]如随后将更详细地描述的，虚设栅极76被形成为使得它们具有小的基脚轮廓伸的部分的形状和尺寸。形成具有小的基脚轮廓的虚设栅极76是指形成这样的虚设栅极一距离D1和第二距离D2的尺寸随后将更详细地描述。形成具有小的基脚轮廓的虚设栅极76增加了后续操作(例如替换栅极工艺和/或源极/漏极区域的外延生长工[0046]图7A-图9C是根据一些实施例的在对具有小的基脚轮廓的虚设栅极76进行图案化上部76U被保护层80覆盖的同时修整虚设栅极76的下部76L(参见图8A-图8C)。对虚设栅极76的下部76L的修整通过减小虚设栅极76的下部76L的宽度来减小虚设栅极76的基脚轮廓。可以具有稀疏区域和密集区域，使得第一蚀刻工艺在同一衬底50上形成图7A和图7B的结设栅极76是指形成这样的虚设栅极76：该虚设栅极76使得虚设栅极76的在STI区域72的顶距离D2[0050]此外，保护层80沿着虚设栅极76的上部76U形成并且位于掩模58(如果存在的话)下(一个或多个)纳米结构64/66的底表面64B：这些纳米结构64/66与该虚设栅极76相邻并上部76U设置为高于该(一个或多个)纳米结构64/66的底表面6有倒梯形轮廓形状。形成具有这种厚度和形状的副产物层80B以在随后修整虚设栅极76的在随后修整虚设栅极76的下部76L时保护虚设栅极76的F636的范围内的压力；在10W至3000W的范围内的等离子体源功率(被配置为控制离子与自由基内的参数来执行第一蚀刻工艺允许副产物层80B形成为具有期望的厚度和形状(先前描[0053]副产物层80B的组成取决于在第一蚀刻工艺中使用的钝化气体。继续虚设栅极层向蚀刻虚设栅极76的下部76L直到虚设栅极76具有小的基脚轮廓。第二蚀刻工艺可以具有比第一蚀刻工艺更大的横向蚀刻速率，并且可以具有比第一蚀刻工艺更低的垂直蚀刻速第二蚀刻工艺期间充当蚀刻停止层，以保护虚设栅极76的上部76U使得它们在第二蚀刻工栅极76的上部76U在第二蚀刻工艺期间不被蚀刻(或至少比虚设栅极76的下部76L被蚀刻得栅极76的下部76L的侧壁在从虚设栅极76的顶部向虚设栅极76的底部延伸的方向上以恒定离子体偏置功率)，使第二蚀刻工艺在与平行于衬底50的主表面的平面形成锐角的对角线离D2和第一距离D1。第三距离D3是在测量第二距离D2的点与测量第一距离D1的点之间测量[0061]在图10A-图10C中，混合鳍层78共形地形成在掩模58(如果存在的话)、半导体鳍[0062]在图11A-图11C中，执行去除工艺以去除混合鳍层78的(一种或多种)材料的多余体材料中的半导体材料)形成，其可以通过诸如气相外延(VPE)或分子束外延(MBE)之类的栅极层84可以由相对于对绝缘材料(例如，混合鳍82)的蚀刻具有高蚀刻选择性的(一种或[0065]在图13A-图13C中，使用可接受的光刻和蚀刻技术对掩模层86进行图案化以形成[0066]虚设栅极76和虚设栅极94共同沿着纳米结构66的将被图案化以形成沟道区域6864由第一半导体材料(例如，硅锗)形成并且虚设栅极76和虚设栅极94由第二半导体材料话)和虚设栅极94的暴露侧壁上形成栅极间隔件98。栅极间隔件98可以通过共形地沉积一如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且可以将适当类型(例以具有在1015cm-3至1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并且激活[0071]在图14A-图14C中，源极/漏极凹部104形成在掩模58(如果存在的话)，纳米结构漏极凹部104可以延伸到衬底50的顶表面而未蚀刻衬底50；半导体鳍62可以被蚀刻为使得[0073]可选地，在掩模58(如果存在的话)和纳米结构64的剩余部分的侧壁上(例如在由后将在源极/漏极凹部104中形成源极/漏极区域，并且纳米结构64随后将被相应的栅极结为相对于栅极间隔件98的侧壁是齐平的，但是内部间隔件106的外侧壁可以延伸超过栅极是内部间隔件106的侧壁可以是凹的或凸的。掩模58(如果存在的话)的侧壁的部分也可以漏极凹部104中形成外延源极/漏极区域108以使得每个虚设栅极94(以及相应的沟道区域和内部间隔件106用于将外延源极/漏极区域108分别与虚设栅极94和纳米结构64分开适当[0076]可以通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域108。然在n型区域50N中的源极/漏极凹部104中外延生长n型区域50N中的外延源极/漏极区域108。[0077]可以通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域108。然在p型区域50P中的源极/漏极凹部104中外延生长p型区域50P中的外延源极/漏极区域108。区域的杂质浓度可以在1019cm-3至1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂[0080]作为用于形成外延源极/漏极区域108的外延工艺的结果，外延源极/漏极区域的掩模96(如果存在的话)或虚设栅极94之间形成接触蚀刻停止层(CESL)112。CESL112可以[0083]在图17A-图17C中，执行去除工艺以使第一ILD114的顶表面与掩模96(如果存在极间隔件98的沿着掩模96的侧壁的部分。在该平坦化工艺之后，栅极间隔件98、第一ILD工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD114或栅极间隔件98更快的速率来选择性地蚀刻虚设栅极94。每个凹部116暴露和/或[0085]然后去除纳米结构64的剩余部分以扩大凹部116，从而在纳米结构66之间的区域合鳍82之间的区域中形成开口120。纳米结构64和虚设栅极76的剩余部分可以通过以比蚀刻纳米结构66的材料更快的速率来选择性地蚀刻纳米结构64和虚设栅极76的(一种或多间在外延源极/漏极区域108下方进行蚀刻，从而降低了损坏外延源极/漏极区域108的风126可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的粘合层和填充材[0090]在n型区域50N和p型区域50P中形成栅极电介质层124可以同时发生，使得每个区质层124可以通过不同的工艺形成，使得栅极电介质层124可以是不同的材料和/或具有不[0091]在图20A-图20C中，执行去除工艺以去除栅极电介质层124和栅极电极层126的材它们的组合等。栅极电介质层124在被平坦化之后具有留在凹部116中的一些部分(从而形[0092]一些栅极结构130是帽盖栅极结构130C。帽盖栅极结构130C是设置在半导体鳍62结构130和外延源极/漏极区域108。栅极接触件142实体地耦合并电气地耦合到栅极结构剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件[0099]可选地，在外延源极/漏极区域108和源极/漏极接触件144之间的界面处形成金23C分别示出了在图9A、图9B和图9C的实施例中执行替换栅极工艺之后得到的栅极结构STI区域72的顶表面上的部分不沿着STI伸到栅极结构130的侧壁凹部130R中。侧壁凹部130R的底部被设置为距离纳米结构66第三距离D3[0104]图24A-图24C是根据各种实施例的纳米结构晶体管/FET的视图。这些实施例分别被保护层80覆盖的下部的高度H1可以在0nm至300nm[0105]图25A-图25C是根据各种实施例的纳米结构晶体管/FET的视图。这些实施例分别类似于图24A-图24C的实施例，不同之处在于保护层80具有在从保护层80的顶部延伸到保与STI区域72的顶表面之间的角度θ1可以在80度至100度的范围内。参考图26B，栅极结构STI区域72的顶表面之间的角度θ2可以在30度θ3和角度θ4可以各自在95度至150度的范围内。[0107]图27A-图27D是根据一些其他实施例的在具有小的基脚轮廓的虚设栅极76的图案2A至150A的范围内。[0109]在使用等离子体改性工艺的实施例中，形成钝化层80P可以包括在生成等离子体子体源功率(被配置为控制离子与自由基的比例)；在0W至3000W的范围内的等离子体偏置等离子体改性工艺形成的钝化层80P的成分取决于所使用的钝化气体。继续虚设栅极层74以由SiO或SiGeO来形成；当使用氮基钝化[0110]在使用化学改性工艺的实施例中，形成钝化层80P可以包括在不生成等离子体的2等层80P的一些部分以暴露出虚设栅极层74的下部，并且蚀刻工艺的横向方向导致虚设栅极以在后续工艺中被去除，例如执行去除工艺以去除混合鳍层78的位于掩模58(如果存在的以在虚设栅极76被钝化层80P覆盖的同时对虚设栅极76进行修整以形成具有小的基脚轮廓于衬底50的主表面的横向方向上进行蚀刻。钝化层80P的一些部分可以通过蚀刻工艺来去化层80P(从而形成图7A的结构)，并且然后蚀刻虚设栅极76的下部以形成具有小的基脚轮极区域108下方可以没有虚设栅极76的残留物，从而避免在替换栅极工艺中去除虚设栅极米结构之上沉积虚设栅极层，第一纳米结构和第二纳米结构突出得高于隔离区域的顶表改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施及第一纳米结构和所述第二纳米结构突出得高于所述[0147]在所述保护层覆盖所述虚设栅极的上部的同时，对所述虚设栅极的下部进行修