《数字电子技术》-第6章 时序逻辑电路

6.1概述逻辑电路分为两类:一类是组合逻辑电路;另一类是时序逻辑电路。在组合逻辑电路中，任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关;在时序逻辑电路中，任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。与组合逻辑电路相比，时序逻辑电路有两个特点:第一，时序逻辑电路包含组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成;第二，存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。下一页返回6.1概述组合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。时序逻辑电路的结构框如图6-1所示。应注意的是:在有些具体的时序电路中，并不都具备如图6-1所示的完整形式。例如，有的时序电路没有组合电路部分，有的时序电路可能没有输入逻辑变量，但它们在逻辑功能上仍具有时序电路的基本特点。返回上一页6.2时序逻辑电路的分析方法时序逻辑电路的种类很多，它们的逻辑功能各异，本书不可能面面俱到地讲述，但只要掌握了它的分析方法，就能比较容易地分析出电路的逻辑功能。时序逻辑电路的分析就是找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律，也就是根据已知的电路，写出它的方程，列出状态转换真值表，画出状态转换图和时序图，进而分析出该电路的逻辑功能。时序逻辑电路的现态和次态是由组成该时序逻辑电路的触发器的现态和次态来决定的，其时序波形也是根据各个触发器的状态变化来描绘的。下一页返回6.2时序逻辑电路的分析方法按触发脉冲输入方式的不同，时序电路可分为同步时序电路和异步时序电路同步时序电路是指各触发器状态的变化受同一个时钟脉冲控制;而在异步时序电路中，各触发器状态的变化不受同一个时钟脉冲控制。6.2.1

同步时序逻辑电路的分析由于同步时序逻辑电路中所有触发器都是在同一个时钟信号操作下工作的，所以分析时可以不考虑时钟条件①根据逻辑图求出时序电路的输出方程和各触发器的激励方程。输出方程就是时序逻辑电路的输出逻辑表达式，它通常是现态的函数;激励方程就是各触发器输入端的逻辑表达式。下一页返回上一页6.2时序逻辑电路的分析方法②根据已求出的激励方程和所用触发器的特征方程，获得时序电路的状态方程。状态方程就是将各触发器的激励方程代入相应触发器的特性方程中，便得到该触发器的次态方程，时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。③根据时序电路状态方程和输出方程，建立状态转换表，进而画出状态图和时序图。将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。时序逻辑电路的输出由电路的现态来决定。状态图是指电路由现态转换到次态的示意图;时序图(波形图)是指在时钟脉冲CP的作用下，各触发器状态变化的波形图。下一页返回上一页6.2时序逻辑电路的分析方法④分析电路的逻辑功能。根据状态转换真值表来说明电路的逻辑功能。例6-1

分析如图6-2所示同步时序电路的逻辑功能解:①求输出方程和激励方程

D2=Q1D1=Q0Z2=Q2Z1=Q1Z0=Q0②求状态方程③列状态表(见表6-1)，画状态图(见图6-3)④画波形图，如图6-4所示。下一页返回上一页6.2时序逻辑电路的分析方法⑤逻辑功能分析。从以上分析可以看出，该电路在CP脉冲作用下，把宽度为T的脉冲以3次分配给Q0、Q1和Q2各端，因此，该电路是一个脉冲分配器。由状态图和波形图可以看出，该电路每经过3个时钟周期循环一次，并且该电路具有自启动能力。6.2.2异步时序逻辑电路的分析异步时序逻辑电路的分析方法与同步时序逻辑电路基本相同，但是由于在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其他触发器则有电路内部信号触发，下一页返回上一页6.2时序逻辑电路的分析方法因此，在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才有效。这也是异步时序逻辑电路在分析时应特别注意的问题例6-2试分析如图6-5所示电路的逻辑功能，并画出状态转换图和时序图。解:①写输出方程和激励方程下一页返回上一页6.2时序逻辑电路的分析方法②结合JK触发器的特性方程，可得状态方程:式中的CPi表示时钟信号，它不是一个逻辑变量。对下降沿动作的触发器而言，CPi=1仅表示输入端有下降沿到达;对上升沿动作的触发器而言，CPi=1仅表示输入端有上升沿到达;CPi=0表示没有时钟信号有效沿到达，触发器保持原状态不变。下一页返回上一页6.2时序逻辑电路的分析方法③列状态表。该电路的状态表如表6-2所示。须逐步完成，因为该状态表是针对CP0而列，CP0仅加到FF0。因此，首先求出FF0的状态转换关系，从而就获得了CP1(CP3)的变化情况;再求出FF1和FF3的状态转换关系，也获得了CP2的变化情况;最后求出FF2的状态转换关系。例如，当Q3Q2Q1Q0=0111时，CP0到达(下降沿),Q0n+1=0,CP1(CP3)产生下降沿，可求得Q3n+1=0，Q0n+1=0，此时CP2也产生下降沿，因而可求出Q2n+1=0。这样当Q3Q2Q1Q0=0111,CP0到达后，Q3Q2Q1Q0=1000。下一页返回上一页6.2时序逻辑电路的分析方法④画状态图。由状态表6-2可画出异步时序逻辑电路的状态图如图6-6所示。⑤逻辑功能分析。由状态图可以看出，该电路是一个十进制加法计数器，并具有自启动能力。如图6-7所示为该电路的工作波形图，图中标出了第8个时钟脉冲到达后，各触发器的状态转换过程。返回上一页6.3计数器在数字系统中，计数器得到了广泛应用，它不仅可用来对脉冲计数，而且还常用于数字系统的定时、延时、分频、构成节拍脉冲发生器及进行数字运算等。计数器是用以累计输入计数脉冲CP个数的电路，其组成和其他时序电路一样，都含有存储单元(触发器)，有时还增加一些组合逻辑门电路计数器累计输入脉冲的最大数目称为计数器的“模”，一般用M来表示。如M=6计数器，又称六进制计数器。所以，计数器的模实际上为电路的有效状态数。计数器的种类繁多，按计数长度可分为二进制、十进制及N进制计数器;按计数的增减趋势可分为加法、减法和可逆计数器;按计数器中的触发器是否同时翻转可分为同步和异步计数器。下一页返回6.3计数器6.3.1

同步计数器同步计数器是指计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转。显然，它的计数速度要比异步计数器快得多。1.同步二进制计数器如图6-8所示为由3个JK触发器构成的3位同步二进制减法计数器，下降沿触发。其工作原理分析如下。(1)写方程式时钟方程:

CP0=CP1=CP2=CP↓下一页返回上一页6.3计数器激励方程:状态方程:将各触发器的激励方程代入JK触发器的特性方程

，得各触发器的状态方程为:下一页返回上一页6.3计数器(2)列状态转换真值表(3)画状态图和时序图(如图6-9)所示(4)确定该电路的逻辑功能。从各触发器的时钟连接方式可知，该电路是同步时序电路。从状态图可知，随着输入时钟脉冲数的增加，触发器输出Q2Q1Q0值是递减的，且经过八个时钟脉冲完成一个循环过程。因此，该电路是同步三位二进制(或一位八进制)减法计数器。从图6-9(b)所示时序图可知，Q0端输出矩形信号的周期是输入时钟脉冲信号周期的两倍，所以Q0端输出信号的频率是输入时钟信号频率的1/2，对应Q1端输出信号的频率是输入时钟信号频率的1/4，因此N进制计数器同时也是一个N分频器，N分频器输出信号频率是其输入信号频率的1/N。下一页返回上一页6.3计数器2.同步非二进制计数器分析如图6-10所示同步非二进制计数器的逻辑功能。(1)写方程式时钟方程:CP0=CP1=CP2=CP↓激励方程:下一页返回上一页6.3计数器状态方程:将各触发器的激励方程代入JK触发器的特性方程，得各触发器的状态方程:(2)列状态转换真值表列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表，如表6-4所示。下一页返回上一页6.3计数器(3)画状态图和时序图。该电路的状态图和时序图分别如图6-11(a),(b)。(4)确定该电路的逻辑功能从各触发器的时钟连接方式可知，该电路是同步时序电路。从表6-4可知，计数器输出Q2Q1Q0共有8种状态(000~111)。从图6-11(a)所示状态图可知，随着时钟脉冲的递增，触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括5个有效输出状态，其余3个输出状态为无效状态，所以要检查电路能否自启动。检查的方法是:不论电路从哪一个状态开始工作，在时钟脉冲的作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动;反之，电路不能自启动。综上所述，此电路是具有自启动功能的同步五进制加法计数器。下一页返回上一页6.3计数器3.集成同步计数器74LS61(1)集成同步计数器芯片74LS161介绍74LS161是集成四位二进制同步加法计数器，它的管脚分布如图6-12所示。图中为同步置数控制端(低电平有效)，为异步置零控制端(低电平有效)，CTP,CTT为计数控制端(高电平有效),D0~D3为并行数据输入端，Q0~Q3为输出端，CO为进位输出端。表6-5为74LS161的功能表.74LS161的功能如表6-5所示。从表中可以看出74LS161具有如下功能下一页返回上一页6.3计数器①异步清零功能。当异步置零控制端

为低电平时，无论其他输入端如何，计数器被置为零，即Q3Q2Q1Q0

=00000。②同步并行预置数功能。当异步置零控制端为高电平，同步置数控制端为低电平，在输入时钟脉冲CP的上升沿，从输入端D3~D0输入的并行数据d3d2d1d0被置入计数器，即Q3Q2Q1Q0=d3d2d1d0。如果改变数据输入端D3~D0的预置数d3d2d1d0，就可以构成16以内的各种不同进制的计数器。③计数功能。当,CTP、CTT均为高电平，CP端输入计数脉冲时，计数器完成二进制加法计数。仅当CTT为1，且Q3Q2Q1Q0=1111时，进位输出CO=1。下一页返回上一页6.3计数器④保持功能。当都为高电平，且CTP、CTT至少有一个为低电平时，计数器的输出保持原来状态。但应注意的是:当CTP为低电平，而CTT为高电平时，则进位输出信号CO=CTTQ3Q2Q1Q0=Q3Q2Q1Q0,CO保持不变;当CTP为高电平，而CTT为低电平时，进位输出信号CO=0。(2)集成同步计数器芯片74LS161的应用1)反馈归零法获得任意N进制计数器。利用计数器的置零功能可获得任意N进制计数器。集成计数器的置零方式有两种:同步式和异步式。由于用异步置零获得任意N进制计数器比较简单，所以本书只介绍此方法。异步置零与时钟脉冲CP没有任何关系，只要异步置零输入端出现置零信号，计数器便立刻被置零。下一页返回上一页6.3计数器因此，在输入第N个计数脉冲CP后，通过控制电路产生一个置零信号加到异步置零输入端上，使计数器置零，即实现了N进制计数。以构成7进制计数器为例说明反馈归零法的过程。用S1,S2,.,SN表示输入1,2,...,N个计数脉冲CP时计数器的状态。①写出计数器状态的二进制代码，S7=0111。②写出反馈归零函数。实际上是根据S7写出异步置零端的逻辑表达式。③画连线图。根据反馈归零函数画连线图例6-3用74LS161芯片构成十进制计数器解:①写出S10的二进制代码

S10=1010下一页返回上一页6.3计数器②写出反馈归零函数

③画连线图。对74LS161要实现十进制计数器，应将,CTP、CTT均接高电平，接与非门的输出。连接如图6-13(a)所示。该电路的工作原理是:当=0时，计数器置零，即Q3Q2Q1Q0=0000，而=1，异步置零端由0状态变为1状态，又,CTP、CTT均接高电平，计数器开始计数;当第10个计数脉冲输入时，Q3Q2Q1Q0=1010，与非门的输出=0,由1状态变为0状态，计数器由计数功能变为异步置零;与非门的输出又变为1状态，计数器又开始计数;如此反复循环。下一页返回上一页6.3计数器2)预置数法获得任意N进制计数器。利用计数器的预置数功能也可获得N进制计数器，这时应先将计数起始数据预先置入计数器。由于预置数控制端获得置数信号时，仍需再输入一个计数脉冲CP才能将预置数置入计数器中。因此，利用预置数控制端获得任意N进制计数器时，应在输入第N-1个计数脉冲时，使预置数控制端获得反馈的置数信号，这样，在输入第N个计数脉冲CP时，计数器返回到初始的预置数状态，从而实现N进制计数。利用预置数法获得任意N进制计数器的方法步骤如下。①写出计数器状态的二进制代码，对于预置数法，应写出的是SN-1二进制代码。②写出预置数函数。实际上是根据SN-1写出预置数端的逻辑表达式。下一页返回上一页6.3计数器③画连线图。根据预置数函数画连线图。例6-4

用74LS161芯片构成七进制计数器解:①写出56的二进制代码

S10=0110②写出反馈归零函数

③画连线图。对74LS161要实现十进制计数器，应将

,CTP、CTT均接高电平，

接高电平，

接与非门的输出计数器输入端D3D2D1D0=0000，连接如图6-14(a)所示。下一页返回上一页6.3计数器该电路的工作过程是先令

=CTP=CTT=1，且令预置数输入端D3D2D1D0=0000，以此为初态开始计数，从“0”~“6”共有7种状态，6对应的二进制代码为0110,将输出端Q2Q1通过与非门接到74LS161的预置数控制端

，若

=0，当CP脉冲上升沿(CP↑)到来时，计数器状态为预置功能，使Q3Q2Q1Q0=D3D2D1D0=0000,使

=1，计数器开始计数。3)级联法获得大容量N进制计数器。计数器的级联是将两个或两个以上集成计数器串接起来，以获得计数容量更大的N进制计数器。一般集成计数器都设有级联用的输入端和输出端，只要正确连接这些级联端，就可获得所需进制的计数器。下一页返回上一页6.3计数器一片74LS161可构成从二进制到十六进制之间任意进制的计数器。两片74LS161就可构成从二进制到二百五十六进制之间的计数器。依此类推，可根据计数进制需要选取芯片数量。对于74LS161芯片采用级联法是将低位芯片的进位输出端CO端和高位芯片的计数控制端CTT或CTP直接连接，计数脉冲同时从每个芯片的CP端输入。下一页返回上一页6.3计数器例6-5用74LS161芯片构成二十四进制计数器解:因为要构成二十四进制计数器，用一片74LS161不够(一片74LS161最多能构成十六制计数器)，故需要两片74LS161。每块芯片的计数时钟输入端CP端均接同一个CP信号，利用芯片的计数控制端CTP、CTT和进位输出端CO，采用反馈归零法实现二十四进制计数，即将低位芯片的CO与高位芯片的CTP相连，将24÷16=1......8，把商作为高位输出，余数作为低位输出，对应产生的清零信号同时送到每块芯片的复位端，进而完成二十四进制计数。连接电路如图6-15所示。下一页返回上一页6.3计数器6.3.2

异步计数器异步计数器是指计数脉冲只加到部分触发器的时钟信号输入端，而其他触发器的触发信号则是由电路内部提供，触发器状态的更新有先有后。1.异步二进制计数器分析如图6-16所示异步二进制计数器的逻辑功能(1)写方程式时钟方程:CP0=CP↓，CP1=Q0↓

，CP2=Q1↓激励方程:J0=1，K0=1下一页返回上一页6.3计数器J1=K1=1,J2=K2=1将激励方程代入JK触发器的特性方程得各触发器的状态方程:

(2)列状态转换真值表列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列出状态表如表6-6所示。下一页返回上一页6.3计数器(3)画状态图和时序图该电路的状态图和时序图分别如图6-17(a),(b)所示。(4)确定该电路的逻辑功能由时钟方程可知，该电路是异步时序电路。从状态图可知，随着CP脉冲的递增，触发器输出Q2Q1Q0值是递增的，经过八个CP脉冲完成一个循环过程。因此该电路是异步三位二进制(或一位八进制)加法计数器。2.集成异步计数器74LS290(1)集成异步计数器芯片74LS290介绍

74LS290是集成异步二-五-十进制计数器，它的内部是由一个一位二进制计数器和一个五进制计数器组成的，它的引脚排列如图6-18所示。下一页返回上一页6.3计数器图中R9(1)(有的文献中也用S9(1)表示)、R9(2)(有的文献中也用S9(2)表示)称为置9端，R0(1)、R0(2)称为置0端;CP0,CP1端为计数时钟脉冲输入端Q3Q2Q1Q0为输出端，NC表示空脚。如表6-7所示为74LS290的功能表。从表6-7可以看出74LS290具有如下功能。①异步置0功能。当S9(1)和S9(2)不全为1，并且S9(1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=00000，与时钟脉冲CP无关，故称异步置零。②异步置9功能。当R0(1)和R0(2)不全为1，并且S9(1)=R9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=1001，与时钟脉冲CP无关，故称异步置9。③计数功能。当R0(1)·R0(2)=0，且S9(1)·R9(2)=0时，计数器完成计数功能。下一页返回上一页6.3计数器(2)集成异步计数器芯片74LS290的应用①一位二进制计数器。计数脉冲由CP0端输入，从Q0端输出，如图6-19(a)所示。②异步五进制计数器。计数脉冲由CP1输入，从Q3Q2Q1端输出，如图6-19(b)所示③8421BCD码异步十进制计数器将Q0端与CP1相连，计数脉冲由CP1端输入，从Q3Q2Q1Q0端输出，如图6-19(c)所示④构成5421BCD码异步十进制加法计数器。将Q3端与CP0相连，计数脉冲由CP1端输入，从低位到高位输出Q0Q3Q2Q1，如图6-19(d)所示。下一页返回上一页6.3计数器⑤构成六进制计数器。用前面讲过的反馈法获得六进制计数器，如图6-20所示。⑥构成二十四进制计数器。用74LS290芯片构成二十四进制计数器,N=24,就需要两片74LS290，先将每块74LS290均连接成8421BCD码十进制计数器，将低位的芯片输出端和高位芯片输入端相连，采用反馈归零法实现二十四进制计数器。需要注意的是，与门的输出要同时送到每块芯片的置0端R0(1)、R0(2)。电路连接如图6-21所示。返回上一页6.4寄存器及其应用寄存器能够暂时存放二进制代码，在数字系统中，寄存器常用来暂存中间运算结果和指令。移位寄存器不但可存放数码，而且在移位脉冲的作用下，寄存器中的数码可根据需要向左或向右移位。寄存器和移位寄存器被广泛应用于数字系统和数字计算机中。一个触发器能储存1位二进制代码，所以N个触发器组成的寄存器能储存一组N位的二进制代码。此外，为了实现数码的接收、输出和清零(清除已存放的二进制代码)，还必须有一定的控制电路与触发器配合，这些控制电路通常用逻辑门电路实现。对寄存器中使用的触发器只要求具有置1、置0的功能即可，因而无论是用电平触发的触发器，还是用脉冲触发的触发器或边沿触发的触发器，都可以组成寄存器。下一页返回6.4寄存器及其应用6.4.1

数码寄存器1.数据寄存器的内部结构数据寄存器用以存放二进制代码的电路。如图6-22所示为数码寄存器的示意图，共由4部分组成:清零、数据选通、数据寄存和三态输出。(1)清零电路中使用的D触发器具有异步清零端

,4个D触发器的

端同时与清零输入端

(与74LS373的MR,74LS194的

相当)相连。当

为低电平时，4个D触发器的输出端Q0~Q3皆为零。下一页返回上一页6.4寄存器及其应用(2)数据选通在输入数据线与D触发器的输入端之间接入一个与门。与门一个输入端接数据线，一个输入端接控制线IE该控制线的电平决定与门是否导通，由此可以控制是否将数据线上的数据寄存(3)数据寄存D触发器的触发方式为上升沿触发。在图6-22中，触发器的D输入端连接外电路的数据线D0~D3根据D触发器的特性方程Qn+1=Dn，当时钟脉冲CP上升沿到来时，4个D触发器的输Q0Q3Q2Q1=D0D3D2D1。(4)三态输出一般寄存器都有三态输出。当不需要从寄存器输出端取数据时，下一页返回上一页6.4寄存器及其应用寄存器呈现高阻状态，以不影响与寄存器输出端相连的数据线的状态。触发器的输出端加接一个三态输出的非门，非门的输入端接D触发器的，三态输出控制端接控制线OE。当OE为低电平时，为高阻输出;当OE为高电平时，三态门的输出等于D触发器的输出。三态门控制端只控制输出端是否为高阻，不影响数据是否写入触发器。2.集成数据寄存器74LS37374LS373是具有8个单独输入端的锁存器,3态驱动总线输出。其引脚如图6-23所示。其功能如表6-8所示。由表6-8可知，当允许端(LE)是高电平时，锁存器输出将随数据(D)输入端变化;当允许端(LE)是低电平时，输出端将被锁存在已经建立起的数据电平上。下一页返回上一页6.4寄存器及其应用74LS373常用于对单片机进行程序存器和数据存储器扩展中，对于MCS-51系列单片机来讲，在ALE信号的下降沿P0口输出的地址是有效的。因此，在选用地址锁存器时，应注意ALE信号与锁存器选通信号的配合，即应选择高电平触发或下降沿触发的锁存器。本书中选用高电平触发的74LS373。74LS373的时钟端G直接与8051单片机的ALE相连，P0口送出的低8位地址信息由ALE信号的下降沿进行锁存。当时钟端G由高电平变为低电平时，74LS373锁存低8位地址线A7~A0，触发器的输入信号被锁存于输出端。触发器输出接有三态门，三态输出控制端E为低电平时，三态门通路,E端接地，以保持输出常通。74LS373与8051的连接如图6-24所示。下一页返回上一页6.4寄存器及其应用6.4.2

移位寄存器移位寄存器除了具有存储代码的功能外，还有移位的功能，根据其功能可分为左移寄存器、右移寄存器和双向移位寄存器。故移位寄存器利用其移位功能可以实现数据串一并行转换、数值的计算以及数据处理等。1.右移寄存器右移寄存器是指寄存器里存储的代码在移位脉冲(时钟脉冲)的作用下依次向右移动的寄存器。如图6-25所示是由上升沿D触发器组成的4位右移寄存器，其中触发器F3的输入端接收输入信号，其余每个触发器的输入端均与前一个触发器的输出端Q相连。由图6-25可知，这4个D触发器共用一个时钟信号，属于同步时序电路。其工作原理如下。下一页返回上一页6.4寄存器及其应用设串行输入数码D依次为1011，同时设触发器F0~F3的初始状态都为。，当输入第一个数码1时，D3=D=1，D2=Q3=0,D1=Q2=0,D0=Q1=0，则在第1个移位脉冲CP的上升沿到来时，F3由0态翻转到1态，第一位数码1存入F3中，即Q3=1，其余触发器F2~F0的输入均为0，所以在第1个移位脉冲CP的上升沿到来时，其输出全为0，这时，寄存器的状态为Q3Q2Q1Q0=1000;当输入第二个数码0时，D3=D=0，D2=Q3=1,D1=Q2=0,D0=Q1=0，则在第2个移位脉冲CP的上升沿到来时，F3由1态翻转到0态，第二位数码0存入F3中，即Q3=0,Q2=D2=Q3=1,Q1=D1=Q2=0,Q0=D0=Q1=0,寄存器的状态为Q3Q2Q1Q0=0100;依此类推，当输入第3个数码1时，在第3个移位脉冲CP的上升沿到来时，寄存器的状态为Q3Q2Q1Q0=1010;下一页返回上一页6.4寄存器及其应用同理，当输入第4个数码1时，在第4个移位脉冲CP的上升沿到来时，寄存器的状态为Q3Q2Q1Q0=1101，这样输入的4位串行数码1101全部移入寄存器中。移位情况如表6-9所示。随着CP脉冲的递增，触发器输入端依次输入数据D，称为串行输入。输入一个CP脉冲，数据向右移动一位。输出有两种方式:数据从最右端Q0依次输出，称为串行输出;Q3Q2Q1Q0端同时输出，称为并行输出。串行输出需要经过8个CP脉冲才能将输入的4个数据全部输出，而并行输出只需4个CP脉冲。2.左移寄存器左移寄存器是指寄存器里存储的代码在移位脉冲(时钟脉冲)的作用下依次向左移动的寄存器。如图6-26所示是由上升沿D触发器组成的4位左移寄存器其工作原理与右移寄存器相同，请同学们自己分析。下一页返回上一页6.4寄存器及其应用3.双向移位寄存器双向移位寄存器是既可将数据左移、又可右移的寄存器。它是在左移和右移寄存器的基础上，适当加入一些控制电路和控制信号，构成双向移位寄存器。如图6-27所示就是一种双向移位寄存器在图6-27中，X是工作方式控制端。当X=0时，实现数据右移寄存功能;当X=1时，实现数据左移寄存功能。DSL是左移串行输入端，而DSR是右移串行输入端。下一页返回上一页6.4寄存器及其应用4.集成双向移位寄存器74LS19474LS194是四位双向移位寄存器，具有左移、右移、并行置数、保持、清零等多种功能。其引脚如图6-28所示。74LS194各引脚功能如下:D0~D3为并行数码输入端;Cr为异步清零端，低电平有效;SR为右移串行数码输入端，SL为左移串行数码输入端;S1、S0为工作方式控制端;Q3~Q0为并行数码输出端，CP为移位脉冲输入端74LS194的功能如表6-10所示。从表6-10可以看出，74LS194有如下主要功能。下一页返回上一页6.4寄存器及其应用①置零功能当Cr=0时，双向移位寄存器置零，即Q3Q2Q1Q0=0000②并行置数功能。当Cr=1,S1S0=11时，在CP上升沿作用下，使D0~D3端输入的数码d0~d3并行送入寄存器，输出

Q3Q2Q1Q0=d3d2d1d0

显然是同步并行送数。③右移串行送数功能。当Cr=1,S1S0=01时，在CP上升沿作用下，执行右移功能，SR端输入的数码依次移入寄存器。④左移串行送数功能。当Cr=1,S1S0=10时，在CP上升沿作用下，执行左移功能，SL端输入的数码依次移入寄存器。⑤保持功能。当Cr=1,CP=0，或Cr=1,S1S0=00时，双向移位寄存器保持原来状态不变。下一页返回上一页6.4寄存器及其应用6.4.3

寄存器的应用1.序列信号发生器序列信号是在同步脉冲的作用下按一定周期循环产生的一串二进制信号，如0111…0111，每隔4位重复一次，称为4位序列信号。序列信号广泛用于数字设备测试、数字式噪声源，或在雷达、通信、遥测、遥控中作为识别信号或基准信号。产生序列信号的电路称为序列信号发生器。如图6-29是用移位寄存器组成的8位序列信号发生器，序列信号数字为00001111。在时钟脉冲的作用下，其输出波形如图6-30所示。下一页返回上一页6.4寄存器及其应用其电路的工作原理是:把74LS194接成右移方式，右移串行输入信号取自Q3的非。在清零脉冲的作用下，寄存器的Q端全部置为0,SR为1。在时钟信号的作用下，数据右移，为此，Q3的输出为0000111100001111…00001111。产生序列信号的关键是从移位寄存器的输出端(图6-29中的Q3)引出一个反馈信号送至串行输入端。序列信号的长度(位数)和数值与移位寄存器的位数及反馈信号的逻辑取值有关。由n位移位寄存器构成的序列信号发生器产生的序列信号的最大长度P=2n。由4位移位寄存器构成的序列信号发生器的一般结构如图6-31所示。下一页返回上一页6.4寄存器及其应用2.用移位寄存器分频在数字系统中，常常需要获得不同频率的时钟或基准信号。其方法一般是对系统主时钟信号进行分频。在第本章计数器中，我们已讨论了利用计数器实现n分频。另外利用移位寄存器也可以实现固定比的分频。在图6-29的序列信号发生器中，如果从Q3~Q0取得输出可以构成一个八进制计数器。对比一下图6-30中的时钟脉冲波形与Q3的输出波形，不难发现，Q3波形的频率恰好为时钟波形频率的1/8如果从Q3取得输出，则图6-29的电路构成了一个8分频器显然采用不同的反馈逻辑，可以构成不同固定比的分频器。下一页返回上一页6.4寄存器及其应用3.实现数据的串-并转换和并-串转换在数字系统中，如果要将数据进行远距离传送，为使设备简单，发送端常常要将并行数据转换为串行数据。接收端接收到数据以后，为使数据处理起来比较快捷，又要将串行数据转换为并行数据。在一般的系统中，这种转换都由超大规模集成电路内部的移位寄存器来完成。在某些实训或实用系统中，则由具有并入串出与串入并出的移位寄存器来完成下一页返回上一页6.4寄存器及其应用(1)串-并转换如图6-32所示为用74LS194组成的七位串行输入转换为并行输出的电路，该七位串入-并出转换电路的状态表如表6-11所示。(2)并-串转换如图6-33所示为用74LS194组成的七位并行输入转换为串行输出的电路，该七位并入-串出转换电路的状态表如表6-12所示。实训8同步计数器1.实训目的①进一步熟悉同步计数器的基本原理和工作过程下一页返回上一页6.4寄存器及其应用②掌握集成计数器74LS161的引脚排列和逻辑功能③掌握用74LS161采用反馈归零法、预置法和级联法构成任意N进制计数器的方法。2.实训设备和器件双踪示波器、万用表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS107(JK触发器)4片、74LS161两片、74LS00(内含4个两输入端与非门),74LS10(内含3个输入端的与非门)、译码显示器(74LS48)。下一页返回上一页6.4寄存器及其应用3.实训内容(1)预习查集成电路手册，熟悉实训中所需各集成器件的功能和管脚排列并记录下来(2)用JK触发器74LS107构成4位二进制同步加法计数器①参照本章图6-8接线，4个JK触发器的RD接到逻辑开关输出插口，4个JK触发器的时钟脉冲CP接单次脉冲源，输出端Q3Q2Q1Q0接逻辑电平显示输入插口。下一页返回上一页6.4寄存器及其应用②清零后，逐个送入单次脉冲，观察并列表记录Q3~Q0状态。③将单次脉冲改为1Hz的连续脉冲，观察Q3~Q0状态④将1Hz的连续脉冲改为1kHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形，描绘之。(3)测试集成同步计数器74LS161的逻辑功能计数脉冲由单次脉冲源提供，清零端、预置数端、数据输入端D3,D2,D1,D0分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实训设备的一个译码显示输入相应插口D,C,B,A;CO接逻辑电平显示插口。按表6-13逐项测试并判断集成块的功能是否正常。下一页返回上一页6.4寄存器及其应用①异步清零功能。当异步置零控制端

=0，无论其他输入端如何，计数器被置为零，即Q3Q2Q1Q0=00000②同步并行预置数功能。当异步置零控制端

=1，同步置数控制端

=0，从输入端D3~D0输入1001,即D3D2D1D0=1001,CP接单次脉冲源，在输入时钟脉冲CP的上升沿，数据输出端D3~D0就会输出1001,即Q3Q2Q1Q0=1001，在译码显示器上就会显示“9"，如果改变数据输入端D3~D0的预置数为1000，再通过单次脉冲源给CP一个上升沿，在译码显示器上就会显示“8”。依此类推，可以改变数据输入端D3~D0的预置数，观察显示结果。③计数功能。当，CTP=1,CTT=1时，CP端接单次脉冲源，下一页返回上一页6.4寄存器及其应用每输入一个上升沿(由单次脉冲源提供)，计数器就加1，完成计数功能。计数器完成二进制加法计数。仅当CTT为1，且Q3Q2Q1Q0=1111时，进位输出CO=1。④保持功能。当

时，且CTP·CTT=0时，设计数器原来的状态Q3Q2Q1Q0=0111，则无论CP状态如何，计数器的输出保持原来的状态，即Q3Q2Q1Q0=0111。(4)利用集成同步计数器74LS161采用反馈归零法组成七进制计数器①画出用反馈归零法组成七进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是七进制计数。下一页返回上一页6.4寄存器及其应用(5)利用集成同步计数器74LS161采用预置数法组成七进制计数器①画出用预置数法组成七进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是七进制计数。(6)利用集成同步计数器74LS161采用级联法组成一百进制计数器①画出用级联预置数(级联反馈归零)法组成一百进制计数器的电路连接图。②按所画电路进行实物连接。③输入1Hz的连续计数脉冲，进行00~99的累加计数，记录结果。下一页返回上一页6.4寄存器及其应用4.实训预习要求①复习有关同步计数器的内容②绘出各实训内容的详细线路图。③拟出各实训内容所需的测试记录表格。④查手册，给出并熟悉实训所用各集成块的引脚排列图。5.实训报告①画出实训线路图，记录、整理实训现象及实训所得的有关波形，对实训结果进行分析②总结使用集成同步计数器74LS161的体会下一页返回上一页6.4寄存器及其应用实训9

异步计数器1.实训目的①进一步熟悉异步计数器的基本原理和工作过程②掌握集成计数器74LS290的引脚排列和逻辑功能③掌握用74LS290采用反馈归零法、预置法和级联法构成任意N进制计数器的方法。2.实训设备和器件双踪示波器、万用表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS107(JK触发器)4片、74LS290两片、74LS08(内含4个两输入端与门)、译码显示器(74LS48)。下一页返回上一页6.4寄存器及其应用3.实训内容(1)预习查集成电路手册，熟悉实训中所需各集成器件的功能和管脚排列并记录下来。(2)用JK触发器74LS107构成4位二进制异步加法计数器①参照本章图6-16接线，4个JK触发器的RD接到逻辑开关输出插口，最低位JK触发器的时钟脉冲CP0接单次脉冲源，输出端Q3Q2Q1Q0接逻辑电平显示输入插口。②清零后，逐个送入单次脉冲，观察并列表记录Q3~Q0状态。下一页返回上一页6.4寄存器及其应用③将单次脉冲改为1Hz的连续脉冲，观察Q3~Q0状态④将1Hz的连续脉冲改为1kHz，用双踪示波器观察CP，Q3、Q2、Q1、Q0

端波形，描绘之(3)测试集成异步计数器74LS290的逻辑功能计数脉冲由单次脉冲源提供，清零端R0(1)、R0(2)和置9端S9(1)、S9(2)分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实训设备的一个译码显示输入相应插口，D,C,B,A接逻辑电平显示插口。按表6-14逐项测试并判断集成块的功能是否正常下一页返回上一页6.4寄存器及其应用①异步置0功能。当S9(1)和S9(2)不全为1，并且R0(1)=R0(2)

=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=0000，与时钟脉冲CP无关，故称异步置零。②异步置9功能。R0(1)和R0(2)不全为1，并且S9(1)=S9(2)=1时，不论其他输入端状态如何，计数器输出Q3Q2Q1Q0=1001，与时钟脉冲CP无关，故称异步置9③计数功能。当R0(1)·R0(2)=0，且S9(1)·S9(2)=0时，计数器完成计数功能。当采用二进制计数时，要求R0(1)·R0(2)=0，且S9(1)·S9(2)=0时，CP0接单次脉冲源，CP1=1，从Q0端输出，此时Q0接逻辑电平显示插口，Q0的输出不是1就是0。连接电路参照图6-19(a)。下一页返回上一页6.4寄存器及其应用当采用异步五进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0，且将CP1接单次脉冲源，从Q3Q2Q1端输出。连接电路参照图6-19(b)。当采用8421BCD码十进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0;且将Q0端与CP1相连，CP0端接单次脉冲源，从Q3Q2Q1Q0端输出。连接电路参照图6-19(c)。当采用5421BCD码异十进制计数时，要求R0(1)·R0(2)=0,S9(1)=S9(2)=0，且将Q3端与CP相连，CP1端接单次脉冲源，从低位到高位输出Q0Q3Q2Q1。连接电路参照图6-19(d)。下一页返回上一页6.4寄存器及其应用(4)利用集成异步计数器74LS2901采用反馈归零法组成九进制计数器①画出用反馈归零法组成九进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是九进制计数。(5)利用集成异步计数器74LS290采用预置数法组成九进制计数器①画出用预置数法组成九进制计数器的电路连接图。②按所画电路进行实物连接。③验证所连电路的逻辑功能，看完成的是否是九进制计数。下一页返回上一页6.4寄存器及其应用(6)利用集成异步计数器74LS290采用级联法组成五十进制计数器①画出用级联预置数(或级联反馈归零)法组成五十进制计数器的电路连接图。②按所画电路进行实物连接。③输入1Hz的连续计数脉冲，进行00~49的累加计数，记录结果4.实训预习要求①复习有关异步计数器的内容②绘出各实训内容的详细线路图。③拟出各实训内容所需的测试记录表格。④查手册，给出并熟悉实训所用各集成块的引脚排列图。下一页返回上一页6.4寄存器及其应用5.实训报告①画出实训线路图，记录、整理实训现象及实训所得的有关波形，对实训结果进行分析②总结使用集成异步计数器74LS290的体会。实训10

移位寄存器1.实训目的①进一步熟悉移位寄存器的基本原理和工作过程②掌握集成移位寄存器74LS194的引脚排列和逻辑功能③掌握集成移位寄存器74LS194的实际应用。下一页返回上一页6.4寄存器及其应用2.实训设备和器件双踪示波器、万用表、电子实训台、连续脉冲源、单次脉冲源、逻辑电平开关、逻辑电平显示器,74LS194,74LS00,74LS30。3.实训内容(1)预习。查集成电路手册，熟悉实训中所需各集成器件的功能和管脚排列并记录下来。(2)测试集成移位寄存器74LS194的逻辑功能将Cr,S1,S0,SL,SR,D0,D1,D2,D3分别接到逻辑开关的输出插口;Q0、Q1，Q2、Q3接到逻辑电平显示输入插口;CP端接单次脉冲源。按表6-15所规定的输入状态，逐项进行测试。下一页返回上一页6.4寄存器及其应用①清零。Cr=0，其他输入均为任意状态，这时寄存器输出Q0、Q1，Q2、Q3均为零。清零后，置Cr=1。②送数。令Cr=S1=S0=1，送入任意4位二进制数，如D0D1D2D3=abcd,加脉冲CP，观察CP=0,CP由0→1,CP由1→0三种情况下，寄存器输出状态的变化，观察寄存器输出状态变化是否发生在CP脉冲的上升沿。③右移。清零后，令Cr=1,S1=,S0=1，由右移输入端SR送入二进制数码0100，由CP端连续加4个脉冲，观察输出情况，记录之。④左移。先清零或预置，在令Cr=1,S1=1,S0=0，由左移输入端SL送入二进制数码0110，由CP端连续加4个脉冲，观察输出情况，记录之。下一页返回上一页6.4寄存器及其应用⑤保持。寄存器预置任意4位二进制数码abcd，令Cr=1,S1=S0=0，加CP脉冲，观察寄存器输出状态，并做记录。(3)实现数据的串、并转换①串行输入、并行输出。按本章图6-31接线，进行右移串入、并出实训，串入数码自定;改接线路用左移方式实现并行输出。自拟表格，并做记录。②并行输入、串行输出。按本章图6-32接线，进行右移并入、串出实训，并入数码自定;改接线路用左移方式实现串行输出。自拟表格，并做记录。下一页返回上一页6.4寄存器及其应用(4)实现数据的串、并转换①串行输入、并行输出。按本章图6-32接线，进行右移串入、并出实训，串入数码自定;改接线路用左移方式实现并行输出。自拟表格，并做记录②并行输入、串行输出。按本章图6-33接线，进行右移并入、串出实训，并入数码自定;改接线路用左移方式实现串行输出。自拟表格，并做记录4.实训预习要求①复习有关寄存器及串行、并行转换器内容②查阅74LS194,74LS00及74LS30逻辑线路，熟悉其逻辑功能及引脚排列。下一页返回上一页6.4寄存器及其应用③在对74LS194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零?④使寄存器清零，除采用C,.输入低电平外，可否采用左移或右移的方法?可否使用并行送数法?若可行，如何进行连接?⑤画出用两片74LS194构成的七位左移串/并转换线路⑥画出用两片74LS194构成的七位左移并/串转换线路5.实训报告①分析表6-15的实训结果，总结移位寄存器74LS194的逻辑功能并写入表格功能“总结”栏中。②分析串-并、并-串转换所得结果的正确性下一页返回上一页6.4寄存器及其应用实训11

计数显示器1.实训目的①了解计数器的逻辑功能②学会计数器的使用方法，掌握中规模集成计数器74LS161各管脚功能③熟悉计数器的一般应用。2.实训设备和器件万用表、逻辑笔、示波器、直流稳压电源。实训器件:实训电路板、二进制计数器74LS161、字符译码器74LS48、共阴极数码管、与非门74LS00各一块，纽扣开关一个下一页返回上一页6.4寄存器及其应用3.实训步骤与要求(1)预习查集成电路手册，初步了解74LS161,74LS48和数码管的功能，确定74LS161,74LS48,74LS00的管脚排列，了解各管脚的功能(2)焊接电路按实训电路图6-34在实训板上焊接好实训电路，检查电路有无虚焊，确认无误后再接电源。将74LS161的管脚1接一下地。下一页返回上一页6.4寄存器及其应用(3)电路逻辑关系检测利用开关分别将7