CN114127692B 用于对利用提前硬解码退出的存储器设备进行解码的存储器控制器和方法 （微芯片技术股份有限公司）

2022.01.12PCT/US2020/02128920WO2021/015823EN2021.01.28用于对利用提前硬解码退出的存储器设备该方法包括：接收读取值的第一前向纠错(FEC)附加FEC块映射到软输入值中；以及对该软输入2在硬输入解码电路处接收读取值的第一前向纠错(FEC)块，所由所述硬输入解码电路开始硬解码过程，所述硬解码过程包括对所述读取值的第一FEC块的可变节点处理和校验节点处理以识别校验在映射器处接收所述读取值的第一FEC块和读取值的一个或多个附值的一个或多个附加FEC块中的每个附加FEC块的每个位表示所述存储的FE将所述读取值的第一FEC块和所述读取值的一个或多个附加FEC块映射到软输入值中；对所述软输入值执行软解码过程以识别解码的2.根据权利要求1所述的方法，其中将所识别的校验节点失效的数量与解码阈值进行比较包括将单层纠错码的第一迭代中的所述校验节点失效的数量与所述解码阈值进行比较，停止所述硬解码过程包括不对所述读取值的第一FEC块执行所述单层纠错码的任何后3.根据权利要求1所述的方法，其中所述硬解码过程和所述软解码过程包括执行多层4.根据权利要求1所述的方法，其中所述硬解码过程和所述软解码过程包括执行选自5.根据权利要求1所述的方法，其中将所识别的校验节点失效的数量与解码阈值进行比较还包括将多层纠错码的第一迭代的第一层中的所述失效的数量与所述解码阈值进行比较，并且其中停止所述硬解码过程包括不对所述读取值的第一FEC块执行所述多层纠错通过从闪存存储器控制器的读取电路向所述FEC块已存储在其上的一个或多个闪存存电路向所述FEC块已存储在其上的所述一个或多个闪存存储器设备发送一个或多个附加读直到所述硬解码过程已经成功识别所述存储的FEC块或已经失败，并且在完成所述硬解码3过程之前停止所述硬解码过程还包括在所述硬解码过程已经成功识别所述存储的FEC块或8.根据权利要求1所述的方法，还包括在闪存存储器设备的寿命期间改变所述解码阈9.根据权利要求1所述的方法，还包括当所述硬输入解码电路已满时改变所述解码阈解码过程包括对所述读取值的第一FEC块的可变节点处理和校验节点处理以识别校验节点解码控制器，所述解码控制器耦接到所述硬输入解码电路，所述解码控其中响应于指示所述硬输入解码电路将停止所述纠错码的处入解码电路能够操作以在完成所述硬解码过程之前停止所映射器，所述映射器被配置为响应于所生成的指示需要附加取值的第一FEC块和读取值的附加FEC块，并且被配置为将所述读取值的第一FEC块和所述软输入解码电路，所述软输入解码电路耦接到所述映射器，置为对所述软输入值执行软解码过程以从所述软输入值中识13.根据权利要求12所述的解码器，其中所述解码控制器被配置为将单层纠错码的第14.根据权利要求12所述的解码器，其中所述解码控制器被配置为将第一迭代的第一成指示所述硬输入解码电路将停止所述纠错码15.根据权利要求12所述的解码器，其中所述解码控制器被配置为基于由用户输入的4码率值和由所述用户输入的阈值控制值来识别16.根据权利要求15所述的解码器，其中所述解码控制器被配置为通过在存储的查找17.根据权利要求12所述的解码器，其中所述解码控制器被配置为当所述硬输入解码18.根据权利要求12所述的解码器，其中所述硬解码过程和所述软解码过程各自包括编码器，所述编码器被配置用于将在所述输入和输出电路处包括对所述读取值的第一FEC块的可变节点处理和校验节点处理以识别校验节点失效的数解码控制器，所述解码控制器耦接到所述硬输入解码电路，所述解码控其中响应于指示所述硬输入解码电路将停止所述纠错码的处入解码电路能够操作以在完成所述硬解码过程之前停止所映射器，所述映射器被配置为响应于所生成的指示需要附加取值的第一FEC块和读取值的附加FEC块，并且被配置为将所述读取值的第一FEC块和所述软输入解码电路，所述软输入解码电路耦接到所述映射器，20.根据权利要求19所述的存储器控制器，其中所述解码控制器被配置为当所述硬输5[0001]存储器控制器诸如闪存存储器控制器使用纠错编码来实现可接受的不可纠正的要单个值作为原始前向纠错(FEC)块的每个位的输入，并且仅需要存储的FEC块的单个读用错误恢复过程诸如独立磁盘冗余阵列(RAID)来尝试恢前向纠错(FEC)块(其中读取值的第一FEC块的每个位表示存储的FEC块的对应位)；以及开一个或多个附加FEC块(其中读取值的一个或多个FEC块中的每个FEC块的每个位表示存储6配置为读取存储的FEC块。硬输入解码电路被配置为接收读取值的第一FEC块(其中读取值的第一FEC块的每个位表示存储的FEC块的对应位)并开始硬解码过程。硬解码过程包括对置为接收读取值的第一FEC块和读取值的附加FEC块(响应于生成的指示需要附加读取的输配置为接收读取值的第一FEC块(其中读取值的第一FEC块的每个位表示存储的FEC块的对硬输入解码电路将停止纠错码的处理的输出)以在完成硬解码过程之前停止硬解码过程。解码器还包括映射器，该映射器被配置为接收读取值的第一FEC块和读取值的附加FEC块码过程之前将处理移出硬输入解码电路，从而释放硬输入解码电路以用于对其他FEC块执[0013]图3是示出典型现有技术SSD的有效吞吐量特征图以及可通过本发明的方法和装[0014]图4是示出根据本发明的示例的接收用于控制码率和解码阈值的用户输入的方法[0015]图5是示出根据本发明的示例的示例性硬输入解码电路、解码控制器和代码信息7[0016]图6是示出垂直轴上的帧错误率和水平轴上的在解码器处接收的帧的误码率[0017]图7是示出垂直轴上的平均迭代和水平轴上的在解码器处接收的帧的误码率[0018]本领域普通技术人员将认识到，以下描述仅是例示性的而非以任何方式进行限[0019]图1示出了包括闪存存储器控制器10和闪存存储器设备12的固态驱动器(SSD)2码器3使用具有码率的纠错码将所接收的相关联数据编码到FEC块中。码率(CR)＝数据(数据+奇偶校验)，其中数据是FEC块内的以位为单位的用户数据量，并且奇偶校验是添加到[0021]写入电路4被配置用于将从编码器3接收的FEC块存储在闪存存储器设备12上。闪硬输入解码电路7中的寄存器)或数据存储装置6[0023]硬输入解码电路7被配置为对硬读取值执行纠错码算法的处理，并且软输入解码[0024]当硬输入解码电路7或软输入解码电路8的迭代处理成功时(即，在不存在任何校始存储的数据并将初始存储的数据发送到I/O电路2以输出到主机8入以用于输出指示在当前硬解码过程中处理的迭代数量和/或层数的迭代(层)数信号；以[0027]映射器13包括电路和处理逻辑，该电路和处理逻辑被配置为将数据从读取电路5[0029]图2示出了根据本发明的示例的用于解码FEC块的方法100。方法100可由图1的装器设备12上)的FEC块的第一读取。在硬输入解码电路处接收(103)读取值的第一前向纠错路7被配置用于接收读取值的FEC块(其中读取值的第一FEC块的每个位表示存储的FEC块的码控制器9被配置为在硬解码过程期间将所识别的校验节点失效的数量与解码阈值进行比[0032]在纠错码是单层纠错码的示例中，解码控制器9被配置为将单层纠错码的第一迭代中所识别的校验节点失效的数量与解码阈值进行比较(105)，并且被配置为当纠错码的第一迭代中识别的校验节点失效的数量大于解码阈值时生成指示硬输入解码电路将停止[0033]在纠错码是多层代码的示例中，解码控制器9被配置为将多层纠错码的第一迭代值进行比较(105)，并且被配置为当多层纠错码的第一迭代中识别的校验节点失效的数量大于解码阈值时生成指示硬输入解码电路将停止纠错码的9[0034]在其中纠错码是多层代码的另一个示例中，解码控制器9被配置为将第一迭代的第一层中所识别的校验节点失效的数量与解码阈值进行比较(105)，并且被配置为当纠错码的第一迭代的第一层中的所识别的校验节点失效的数量大于解码阈值时生成指示硬输[0035]当所识别的校验节点失效的数量不大于解码阈寿命中的各个点的一组预定解码阈值并且选择与闪存存储器设备12的寿命中的当前点相储器设备12的类型和闪存存储器设备12的寿命中的当前点相对应的预定解码阈值(例如，在一定数量的编程/擦除周期下使用)。在一个示例中，闪存存储器控制器10的固件(未示在达到最大迭代次数或成功识别存储的FEC块之前)停止硬解码过程，并且使用软信息(步相应的硬输入解码电路7在完成硬解码过程之前停止硬解码过程，并且不执行纠错码的后[0039]在一个示例中，解码控制器9被配置为将提前终止信号发[0040]当所识别的校验节点失效的数量大于解码阈值时，生成(110)指示需要附加读取[0041]响应于指示需要附加读取的输出，执行一个或多个附加读取(111)以获得读取值的一个或多个附加FEC块。步骤111的附加读取是闪存存储器设备12内与FEC块存储在其中的存储器单元相关的位置的读取。其中获得与先前已读取的值相关的更多信息的读取通常阈值电压偏移的第二阈值电压偏移读取命令来执行第二附加读取以获得软读取值的第二两次读取的结果被异或在一起以提供由闪存存储器设备12输出的单组[0045]在映射器13处接收读取值的第一FEC块和读取值的一个或多个附加FEC块(112)，其中读取值的一个或多个附加FEC块中的每个附加FEC块的每个位表示存储的FEC块的对应(113)到软输入值中。映射器13被配置为响应于所生成的指示需要附加读取读取值的第一FEC块和读取值的附加FEC块，并且被配置用于将读取值的第一FEC块和读取映射器13识别软输入值并将所识别的软输入值提供给相应的软输入解码器[0047]表1示出了每个读取条件的不同概率值Pn_m的示例，其中n是读取条件(在这种情000P0_1001P1_1LLR_1010P2_1011P3_1100P4_1101P5_1110P6_1111P7_1LLR_7的设计以及在制造设施中运行的可能相同的[0053]在另一个示例中，软映射操作包括通过索引存储的LLR映射表来识别对应于读取[0054]对软输入值执行(114)软解码过程以识别解码的FEC块。相应的软输入解码电路8被配置为对软输入值执行软解码过程以识别解码的FEC块。硬解码过程和软解码过程可各自执行允许软数据输入和处理的任何纠错码，诸如例如Viterbi码、软输出Viterbi算法息，然后再次重复软解码过程(114)，以尝试对软读取的不同映射或作为最后手段转到[0056]本发明的利用提前硬解码退出的硬读取/硬解码和软读取/软解码过程在硬解码过程早期(在硬解码过程已达到最大迭代次数之前)将可能难以解码的块的处理移出硬输入解码电路7，因此减少解码迭代的数量并释放硬输入解码电路7以用于对其他FEC块执行节/s，这是闪存存储器设备12的最大读取带宽减去用于纠错码奇偶校验信息的一些开销。调整方法100的解码阈值以平衡硬解码操作和软解码操作的数量来获得，使得在SSD20的困难的FEC块将提前放弃并且将使用软解码过程114解码(保持有效吞吐量尽可能接近线这表示本发明的方法和装置移动到全软解码的点(因为没有点继续进行图1的步骤101-107[0060]图4示出了接收(201)初始用户输入码率值和初始阈值控制值的方法(200)。使用[0061]图5示出了包括硬输入解码电路57、解码控制器59和代码信息处理器58的示例性[0062]硬输入解码电路57包括耦接以接收读取值的FEC块的第一输入和耦接到解码控制态信号(例如，解码失败或成功、所需迭代次数以及校正统计值(FEC块的校正零和校正示在当前硬解码过程中处理的迭代数量和/或层数的迭代(层)数信号。第二输出耦接到解制器9可操作为识别硬输入解码电路7何时已满(例如，何时其处于满容量并且不能处理附到I/O电路2的输出。I/O电路2然后生成指示硬输入解码电路已满的到主机16的对应输出。[0065]在接收到包括新阈值控制值的新用户输入(204)的情况下，通过识别对应于新阈阈值存储在数据存储装置6中的一个或多个中、解码器11中的寄存器中以及硬输入解码电[0067]当从主机设备16接收(206)读取指令时，执行(207)方法100的利用提前硬解码退一旦经解码的FEC块被识别(207)，就从经解码的FEC块中移除奇偶校验位以获得初始存储[0068]方法200允许用户使用所有硬输入解码电路7已满的指示(203)以及用户可获得的默认自动控制功能来控制阈值控制值的选择(在这种情况下，阈值控制值最初被设置为高[0069]图6示出了在三种不同码率CR1、CR2和CR3下的纠错码的帧错误率(FER)相对于在解码阈值的高值意味着大多数FEC块将被允许继续硬解码，因为失效的校验节点的数量将目的是通过选择性地丢弃困难的硬解码FEC块并将其转换成软解码FEC块使得其可容易地73和76示出了解码阈值被设置为如此高以至于不存在提前解码退出(等同于现有技术系码CR1在代码中具有最少数量的校验方程，并且低解而高解码阈值(DTH1)是校验节点的20并且极高解码阈值(DTstandard)被设置为在CR1代码中校验节点的23并且极高解码阈值(DTsta