CN114127854B 用于人工神经网络中的模拟神经存储器的测试电路和方法 （硅存储技术股份有限公司）

US2013028021A1,2013.01.31US2019088329A1,2019.03.212022.03.012022.01.17PCT/US2019/0682012WO2021/015812EN2021.01.28用于人工神经网络中的模拟神经存储器的本发明公开了在深度学习人工神经网络中神经存储器包括一个或多个非易失性存储器单期间利用该测试电路和方法来验证一个或多个21.一种验证编程到模拟神经非易失性存储器单元阵列中的多个非易失性存储器单元(iii)将所述参考电流偏置镜像到多个设备中，所述多个设备中的每个设备包括第一(iv)通过针对被启用的设备断言所述启用信号来响应于所述数字输入而启用所述多(v)通过缓冲器镜来镜像被启用的设备以生成等于由被启用的设备生成的输出电流的将所述电流与参考电流进行比较以确定耦合到所述位线的所述非易失性存储器单元2.根据权利要求1所述的方法，其中所述非易失性存储器单元中的每个非易失性存储3.根据权利要求1所述的方法，其中所述非易失性存储器单元中的每个非易失性存储3[0002]本申请要求于2019年7月19日提交的标题为“TestingCircuitryandMethodsNeuralMemoryinArtificialNeuralNetwork”的美国专利申请号16/569,611的优先[0003]本发明公开了在深度学习人工神经网络中用于模拟神经存储器的测试电路和方[0006]在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺[0007]申请人先前在美国专利申请15/594,439(公开为美国专利公布2017/0337466)中区在源极区和漏极区之间延伸；设置在沟道区的第一部分上方并且与第一部分绝缘的浮4器单元阵列可以被称为矢量矩阵乘法(VMM)阵[0009]精度和准确度在涉及VMM阵列的操作中非常重要，因为每个单独的存储器单元可从用于在VMM阵列的操作期间存储数据的一组[0011]本发明公开了在深度学习人工神经网络中用于模拟神经存储器的测试电路和方[0012]一个实施方案包括一种验证编程到模拟神经非易失性存储器单元阵列中的多个比较以确定耦合到该位线的非易失性存储器单元是否[0013]另一个实施方案包括一种测量由模拟神经非易失性存储器单元阵列中的多个非[0014]另一种方法包括一种测试非易失性存储器单元阵列中的多个模拟神经非易失性5线的多个单元进行编程；在K个不同时间测量耦合到多个单元的控制栅极端子的控制栅极均值；以及如果K个测量值中的任一者小于平均值超过第一阈值或大于平均值超过第二阈[0017]另一个实施方案包括一种测试用于存储N个不同值的模拟神经非易失性存储器单证存储在该单元中的值在目标值周围的值的可接受窗口内；针对N个值中的每一者重复编[0018]另一个实施方案包括一种补偿模拟神经非易失性存储器单元阵列中的渗漏的方失性存储器单元的读取操作期间施加该所测量的渗漏值[0019]另一个实施方案包括一种测试模拟神经非易失性存储器单元阵列中所选择的非[0020]另一个实施方案包括一种测量由模拟神经非易失性存储器单元阵列中的一列非[0023]另一个实施方案包括一种测试非易失性存储器单元阵列中的多个模拟神经非易6[0024]另一个实施方案包括一种测试非易失性存储器单元阵列中的多个模拟神经非易码器，该方法包括对该多个非易失性存储器单元中的电平对应于N个电平中的最小单元电流的单元的第一选择进行编程；对多个非易失性存储器单元中电平对应于N个电平中的最[0032]图8为示出使用一个或多个非易失性存储器阵列的示例性人工神经网络的不同层7此类存储器单元210在图2中示出。每个存储器单元210包括形成于半导体衬底12中的源极线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电[0073]通过将高的正电压置于字线端子22上来对存储器单元210进行擦除(其中电子从[0074]通过将正的电压置于字线端子22上以及将正的电压置于源极区14上来编程存储8[0075]通过将正的读取电压置于漏极区16和字线端子22(其接通沟道区18的在字线端子在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感2-0.1V0-2.6V0-2.6V0-2.6V0-2.6V2-0.1V器单元410类似。通过将衬底18偏置到高电压并将控制栅CG端子28偏置到低电压或负电压90.5-2.2V0-2.6V0.5-2.2V0-2.6V2-0.1V4.5V2-0.1V[0097]为了在人工神经网络中利用包括上述类型的非易失性存储器单元之一的存储器且这使得存储器阵列对于存储和对神经网络的突触权重进行微调[0099]本文所述的方法和装置可应用于其他非易失性存储器技术，诸如但不限于SONOS[0101]图8概念性地示出本实施方案的使用非易失性存储器阵列的神经网络的非限制性射中连续的非重叠2×2区域的值进行池化。池化函数的目的是对邻近位置求均值(或者也映射。将激活函数(池化)应用于从层S2到层C3的突触CB3，其中层C3中的每个神经元经由[0106]图9为可用于该目的的系统的框图。矢量-矩阵乘法(VMM)系统32包括非易失性存单元阵列33的相应输入进行解码。对VMM阵列33的输入可来自擦除栅和字线栅解码器34或33有效地将输入与存储在VMM阵列33中的权重相乘并且每个输出线(源极线或位线)将它们VMM阵列33消除了对单独的乘法和加法逻辑电路的需要，并且由于其原位存储器计算也是[0108]将VMM阵列33的输出提供至差分求和器(诸如求和运算放大器或求和电流镜)38，输入模拟电平)或数字位(在这种情况下，提供DAC以将数字位转换至合适的输入模拟电使用将输入Inputx映射到输入VMM系统32a的矩阵乘法器的适当模拟电平的函数或LUT(查外部数字输入转换成到输入VMM系统32a的映射的一个或多[0112]由输入VMM系统32a产生的输出被作为到下一个VMM系统(隐藏级别1)32b的输入提系统32的各层用作卷积神经网络(CNN)的突触和神经元的不同层。每个VMM系统32a、32b、统可利用相同非易失性存储器阵列的不同部分、或者多个VMM系统可利用相同物理非易失[0114]图11示出神经元VMM阵列1100，该神经元VMM阵列特别适用于图3所示的存储器单存储器单元的存储器阵列1101和非易失性参考存储器单元的参考阵列1102(在阵列的顶列1102在行方向上与控制栅线1103正交)，并且擦除栅线(诸如擦除栅线1104)在水平方向[0116]如本文针对神经网络所述，VMM阵列1100的非易失性存储器单元(即VMM阵列1100[0121]对于使用存储器单元(诸如参考存储器单元或外围存储器单元)或晶体管将输入[0124]对于使用存储器单元(诸如参考存储器单元或外围存储器单元)或晶体管将输入[0134]另选地，本文所述的VMM阵列的非易失性存储器单元可被配置为在线性区域中操[0138]字线或控制栅或位线或源极线可以用作在线性区域中操作的存储器单元的输[0139]对于I到V线性转换器，在线性区域工作的存储器单元(例如参考存储器单元或外围存储器单元)或晶体管或电阻器可以用来将输入[0146]图12示出神经元VMM阵列1200，该神经元VMM阵列特别适用于图2所示的存储器单单元的参考阵列1202。沿阵列的列方向布置的参考阵列1201和1202用于将流入端子BLR0、考存储器单元和第二非易失性参考存储器单元通过多路复用器1214(仅部分示出)二极管BLR3中提供的电流输入，参考阵列1201和1202将它们转换成输入电压以提供给字线WL0、断)操作期间出现在相应位线(BL0-BLN)上。置于位线BL0-BLN中的每个位线上的电流执行来自连接到该特定位线的所有非易失性存储器单元的电[0148]表5示出用于VMM阵列1200的工作电压。表中的列指示置于用于所选单元的字线、WLWL-未选BLBL-未选SL-未选读取0.5-3.5V-0.5V/0V0.1-2V(Ineuron)0.6V-2V/FLT擦除约5-13V编程-0.5V/0V0.1-3uAVinh约2.5V4-10V0-1V/FLT[0151]图13示出神经元VMM阵列1300，该神经元VMM阵列特别适用于图2所示的存储器单失性参考存储器单元的参考阵列1302。参考阵列1301和1302在VMM阵列1300的行方向上延[0152]表6示出用于VMM阵列1300的工作电压。表中的列指示置于用于所选单元的字线、[0155]图14示出神经元VMM阵列1400，该神经元VMM阵列特别适用于图3所示的存储器单失性参考存储器单元的参考阵列1402。参考阵列1401和1402用于将流入端子BLR0、BLR1、储器单元和第二非易失性参考存储器单元通过多路复用器1412(仅部分示出)二极管式连对单独的乘法和加法逻辑电路的需要，并且也是高功效的。这里，输入提供在控制栅线流执行来自连接到该特定位线的存储器单元的所有电[0157]VMM阵列1400为存储器阵列1403中的非易失性存储器单元实现单向调谐。也就是例如使用下文所述的精确编程技术来执行。如果在浮栅上放置过多电荷(使得错误的值存[0158]表7示出用于VMM阵列1400的工作电压。表中的列指示置于用于所选单元的字线、[0162]图15示出神经元VMM阵列1500，该神经元VMM阵列特别适用于图3所示的存储器单[0163]表8示出用于VMM阵列1500的工作电压。表中的列指示置于用于所选单元的字线、[0167]图16示出神经元VMM阵列1600，该神经元VMM阵列特别适用于图2所示的存储器单元210，并且用作输入层与下一层之间的神经元的突触和部件。在VMM阵列1600中，输入[0168]图17示出神经元VMM阵列1700，该神经元VMM阵列特别适用于图2所示的存储器单INPUT1、INPUT2和INPUT3分别在源极线SL0、SL1、SL2和SL3上被接收，并且输出OUTPUT0,[0169]图18示出神经元VMM阵列1800，该神经元VMM阵列特别适用于图2所示的存储器单INPUT0,…,INPUTM分别在字线WL0,…,WLM上被接收，并且输出OUTPUT0,...OUTPUTN在位线[0170]图19示出神经元VMM阵列1900，该神经元VMM阵列特别适用于图3所示的存储器单INPUT0,…,INPUTM分别在字线WL0,…,WLM上被接收，并且输出OUTPUT0,...OUTPUTN在位线[0171]图20示出神经元VMM阵列2000，该神经元VMM阵列特别适用于图4所示的存储器单[0172]图21示出神经元VMM阵列2100，该神经元VMM阵列特别适用于图4所示的存储器单[0173]图22示出神经元VMM阵列2200，该神经元VMM阵列特别适用于图3所示的存储器单间的神经元的突触和部件。在该示例中，输入INPUT0,…,INPUTM在字线WL0[0174]图23示出神经元VMM阵列2300，该神经元VMM阵列特别适用于图3所示的存储器单间的神经元的突触和部件。在该示例中，输入INPUT0至INPUTM在控制栅线CG0至CGM上被接[0175]图24示出神经元VMM阵列2400，该神经元VMM阵列特别适用于图3所示的存储器单间的神经元的突触和部件。在该示例中，输入INPUT0至INPUTM在控制栅线CG0至CGM上被接[0177]图25示出VMM系统2500。VMM系统2500包括VMM阵列2501(其可基于先前所讨论的块2509可包括但不限于DAC(数模转换器)、DPC(数字-脉冲转换器)、APC(模拟-脉冲转换[0182]测试控制逻辑部件2517含有用于执行下文参考图26-图31描述的测试的各种测试[0184]参考电流源2600包括缓冲镜2601(该缓冲镜包括带有输出IREF2607的缓冲运算放晶体管失配问题。启用设备2606的总和然后由缓冲器镜2601镜像，并且输出作为电流IREF2607。偏置源2604可提供可微调的电流Ibiasunit范围，诸如50pA/100pA/200pA/.../[0186]图27示出参考子电路2700，该参考子电路可用于图26中的设备2606中的任一用晶体管(以使电流镜偏置晶体管2702能够连接到输出节点OUTPUT)。电流Ibiasunit诸如放大器2800进一步包括反相器2801、电流源2802(该电流源用于限制反相器2801中的电[0188]在实施方案中，IREF2607开始于最低可能值(例如，可以存储在单元2808中或列开关2806可以闭合以产生电容器2804的初始状态(诸如接地或预充电电压以提供偏移消[0189]图29A示出在程序脉冲操作之后非易失性存储器单元2930或列2931的验证操作期间将与参考电流源2600一起使用的验证倾斜模数转换器(ADC)2900，诸如以验证存储器单存储器阵列中的拖尾存储器位(例如，异常位)，该拖尾存储器位无法满足单元电流要求。2920以及开关2908、2909和2910。可调电容器2和运算放大器2901的反相输入的输入将变成等于施加到运算放大器2901的非反相输入的电流源2807提供的恒定参考电流IREF被向下积分，在该时间段Vout下降，其中tmeas是将Vreframp是连续斜坡电压。可通过利用粗略-精细斜坡转换算法来减小转换时间的多斜坡下来，针对每个子范围分别使用精细参考斜坡参考电压以转换相应子范围内的Ineu电流。超过两个粗略/精细步骤或超过两个子范围可与先前讨论的任何VMM阵列一起使用。高压生成电路2511包括电荷泵2512和高压生成电适合施加至分裂栅闪存存储器单元的控制栅极端子和源极逻辑部件2517向VMM系统2500的其它组件(在图25中示出，但在图31中未示出)提供控制信模数转换器块提供表示由输出电路块2508从VMM阵列2501接收的模拟电流的[0197]表9包含将在单独存储器单元上执行的程序、擦除、读取和验证操作期间施加至[0201]现在将提供可以参考图31中示出的测试算法3100执行并且在图32-图44中进一步详细地描述的测试类型的进一步细节，其由测试控制逻辑部件2517和VMM系统2500的其它[0202]参考图32，位线神经读取测试3101测量同时耦合到位线的全部存储器单元中的位线的非易失性存储器单元(即神经元)是且列解码器2504断言全部位线(步骤3402)。在VMM阵列2501中的全部存储器单元上执行深度编程(步骤3403)。深度编程将编程超出用于推断读取的正常程序状态的全部存储器单[0207]图36中示出位线采样屏幕测试3104的另一个实施方案。通过迫使电流Iref在K个验证操作以确定存储在该单元中的值是否在目标值周围的值的可接受窗口3710内(步骤能是有用的。以上已经在其中针对以标称值为中心的N个值中的每一者使用固定窗口的实期间使用所测量的渗漏值来补偿在处理/电压/温度(PVT)的各种组合上的渗漏(步骤电路2900或2950或者读出放大器2800等读出放大器读取所得数据读出。产生最佳结果(与元在亚阈值区域中操作时，确定所选择的非易失性存储器单元的对数斜率因子(步骤四步骤是存储线性斜率因子(步骤3904)。第五步是当将所选择的单元编程到目标电流时，元的全部列(步骤4012)。第三步是在不检查读取输出的情况下在阵列上执行读取操作(读过在该阵列中的每个非易失性存储器单元的端子上施加序列电压来编程该阵列中的非易失性存储器单元，其中序列电压中的电压以固定的步长大小随时间推移增加(步骤4201)。电平的数量(步骤4301)。第二步是测量由该多个非易失性存储器单元消耗的电流(步骤值之间的差超过阈值因子，则对将该多个非易失性存储器单元识别为不良进行存储(步骤[0218]在一个实施方案中，第一步是对该多个非易失性存储器单元中的电平对应于N个储器单元中电平对应于N个电平中的最大单元电流的单元的第二组单元进行编程(步骤[0219]表10含有可以在棋盘验证测试3113期间使用的物理阵列地图的其它示例性测试[0224]可以在制造过程期间对晶片执行分选测试3114。在一个实施方案中，分选测试较不耗时的测试期间识别筛选出的不良晶片或裸片而节省部分(诸如顶部区段部分和底部区段部分)的全[0226]在鉴定测试3116期间，执行虚拟位线读取循环(其是读取动作的性能而实际上不确定读取数据的内容)，并且通过应用软擦除测试3111和软程序测试3112来完成耐久性测[0227]数据保留测试3117可以包括例如在高温例如250摄氏度下烘烤所编程的晶片，持试的全面测试。在具有读取位线电流模式的神经模式(代替如同对数字存储器所进行的那p其中ΔIBL被定义为来自期望位线电流的所测量的位线电流的差异。(WholeBLmeas模在两者间没有中间材料/元件的情况下在衬底上直接形成元件，以及在两者间有一个或多个中间材料/元件的情况下在衬底上间接形