CN114138481B 一种数据处理方法、装置及介质 （浪潮电子信息产业股份有限公司）

US2018198842A1,2018.0中间结果数据以及下一步计算类型信息发送至二目标FPGA加速卡计算完成，得到最终结果数2通过所述第一目标FPGA加速卡根据自身的配置信息将所述中间结果数据以及下一步自身的内存存储物理地址范围以及下一个参与计算的FPGA加速卡的内存存储物理地址范通过所述第二目标FPGA加速卡将所述最终结果数据返回至所述第一目标FP通过第一目标FPGA加速卡将所述最终结果数据发送至所述目标主通过所述目标主机获取参与计算的全部FPGA加速卡的配置信息，并将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标F通过所述目标主机与其他主机通信，分别向所述其他主机发送所述其中，所述第二目标FPGA加速卡的配置信息包括所述第一目标将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标FPGA加速卡的内部所述其他主机将相应的配置信息配置至与自身连接的FPGA加速卡的调用所述第一目标FPGA加速卡自身的kernel对待处在kernel向所述内存进行数据写入时，根据所述预设地址映是否在所述中间结果数据在自身的内存存储物若是，则触发所述通过所述第一目标FPGA加速卡根据自身的配置数据以及下一步计算的计算类型信息发送至下一个FPGA36.根据权利要求1至5任一项所述的数据处标FPGA加速卡根据自身的配置信息将所述中间结果数据以及下一步计算的计算类型信息通过所述第一目标FPGA加速卡将所述中间结果数据转为数据包，息在所述中间结果数据的最后一个数据包中添加将所述数据包发送至下一个FPGA加速卡，以便下一个FPGA加速卡接通过所述第二目标FPGA加速卡检测kernel计算完成后发给PCIE的8.一种数据处理装置，其特征在于，应用于FPGA所述第一目标FPGA加速卡，用于当获取到与自身连接的目标主机发送的计算开始命卡中的非第二目标FPGA加速卡的配置信息均包括预设地址映射关系、下一个参与计算的中间结果数据在自身的内存存储物理地址范围以及下一个参与计算的FPGA加速卡的内存所述第二目标FPGA加速卡，用于将所述最终结果数据返回至所述第一目标FPGA加速所述第一目标FPGA加速卡，用于将所述最终结果数据发送至所述目所述目标主机，还用于获取参与计算的全部FPGA加速卡的配置其中，所述第二目标FPGA加速卡的配置信息包括所述第一目标4处理器执行时实现如权利要求1至7任一项所述的数5[0002]随着FPGA(即FieldProgrammableGateArray，现场可编程与门阵列)处理能力[0007]通过所述第一目标FPGA加速卡根据自身的配置信息将所述中间结果数据以及下[0008]通过所述第二目标FPGA加速卡将所述最终结果数据返回至所述第一目标FPGA加标FPGA加速卡对应的配置信息配置至所述第一目标FPG6存储物理地址范围以及在所述目标主机的内[0014]可选的，所述将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标[0015]将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标FPGA加速卡的是否在所述中间结果数据在自身的内存存储物结果数据以及下一步计算的计算类型信息发送至下一个置信息在所述中间结果数据的最后一个数据包中添加下一步数据包时，根据最后一个数据包中的计算类型信息生成kernel调用命令，并利用所述[0028]当检测到所述中断信号，则将所述最终结果数据发送至所述第一目标FPGA加速7存储物理地址范围以及在所述目标主机的内存存所述计算机程序被处理器执行时实现前述的数根据自身的配置信息将所述中间结果数据以及下一步计算的计算类型信息发送至下一个结果数据，之后通过所述第二目标FPGA加速卡将所述最终结果数据返回至所述第一目标[0039]图2为本申请提供的一种具体的FGPA云平台分布式计算主机和加速卡的结构示意8[0048]步骤S11：当第一目标FPGA加速卡获取到与自身连接的目标主机发送的计算开始存储物理地址范围以及在所述目标主机的内存存置信息配置至与自身连接的FPGA加速卡的内部寄存器。其中，内部寄存器为BSP(即Board卡连接的目标主机对各个参与分布式计算的FPGA加速卡进行配置，在具体的实施方式中，9目标主机通过PCI-E(即peripheralcomponentinterconnectexpress，一种高速串行计算机扩展总线标准)总线将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标对应的配置信息，以便其他主机通过PCI-E总线将相应的配置信息配置至与自身连接的据进行计算，得到中间结果数据，以便该kernel将所述中间结果数据写入所述第一目标[0054]步骤S12：通过所述第一目标FPGA加速卡根据自身的配置信息将所述中间结果数所述预设映射关系检测当前写入地址是否在所述中间结果数据在自身的内存存储物理地间结果数据以及下一步计算的计算类型信息发送至下一个FPGA加速根据配置信息将加速卡本地内存中的中间结果数据转换成RDMA数据包传输到下一加速卡信息，下一加速卡接收到中间结果数据的最后一个数据包后，根据计算类型信息调用写命令传输给下一个加速卡，以此类推，直到计算的最后一个加速卡。最后一块加速卡[0058]步骤S13：通过所述第二目标FPGA加速卡将所述最终结果数据返回至所述第一目以用OpenCL(即OpenComputingLanguage，开放运算语言)编写，也可以用传统RTL(即施例通过BSP中的内存检测模块以及命令合最后一包数据是否到来信息和下一步计算类型。当中间结果数据的最后一包数据到来时，将其中包含的计算类型信息转化为调用kernel开始计算的PCI-E总线写寄存器命令，发送[0070]参见图6所示，图6为本申请实施例提供的一种具体的数据处理方案实施架构计算的两个步骤分别由网络连接的两个FPGA加速卡完成。两块FPGA加速卡分别通过PCI-E机通过PCI-E调用第一FPGA加速卡的kernel开始计算，kernel将计算结果写入本卡内存，BSP中的内存检测模块检测kernel写本卡内存操作，并判断出写地址在设置的中间结果数带有下一步计算类型信息的RDMA写命令，MAC模块发出带有下一步计算类型信息的最后一检测到中间结果最后一包到达并且得到下一步计算类型信息，将此信息转化为PCI-E总线块将最终结果数据转化为RDMA数据包发送给第一FPGA加速卡的MAC模块，第一FPGA加速卡参与分布式计算的多个FPGA加速卡，以及分别与所述多个FPGA加速卡连接的主机，多个配置信息，并将所述第一目标FPGA加速卡对应的配置信息配置至所述第一目标FPGA加速述其他主机将相应的配置信息配置至与自身连接的FP存储物理地址范围以及在所述目标