CN114169279B 集成电路设计方法、系统和计算机程序产品 （台积电(南京)有限公司）

US2009240458A1,2009.09.24US2011121838A1,2011.机程序产品。一种方法至少部分地由处理器执组在所述多个路径的多个特征当中具有主要特方法还包括测试所述多个组当中的一个组中的用于制造与所述IC布局图相对应的IC的制造工2其中所述方法还包括：从所述多个特征中去除至少一个特所述修改不仅改变未通过所述测试的所述至少一个路径，而且还改所述多个特征包括以下各项中的至少一项：所述IC布局图的静态时序分析STA的时序报告中的一个或多使用所述标准化的值来确定松紧度与所述多个特征当中的每个特3管脚名称或实例名称，在所述转换中，基于与所述将具有与其他集群的主要特征不同的主要特征的每个集群指定为所述多个组当中的响应于没有集群具有大于所述预定阈值的(CBmEH1CBni),将特征x指定为具有最(CBXI1CB,i)的集群的主要特征。基于所计算的所述多个特征中的每个特征的偏置，确定基于所述多个集群的所述主要特征，从所述多个集群4所述IC布局图的静态时序分析STA的时序报告的一个或多所述处理器被配置为从所述多个特征中去除在所述多个路径上没有将所述数值特征的数值值和所述分类特征的转换从所述多个特征中去除具有预定范围内的所述相关系针对所述多个集群当中的每个集群确定主要特征，所述主要特征将具有与其他集群的主要特征不同的主要特征的每个集群指定为所述多个组当中的合并具有相同的主要特征的集群以获得所述多个组中的当中的一个组中的至少一个路径的测试；以及响应于所述至少一个路径未通过所述测试，5响应于没有集群具有大于所述预定阈值的将特征x指定为具有最执行K均值聚类以将所述多个路径聚类到所述6[0002]集成电路(IC)通常包括在IC布局图中表示的多个半导体器件。IC布局图是分层IC的制造工艺。个组当中的一个组，并且合并具有相同的主要特征的集群以获得所述多个组中的另一个7[0008]图2A-2F是根据一些实施例的具有示例路径的IC布局图的各个部分的示意逻辑[0012]图3C是根据一些实施例的包括在第一编码操作中的若干示例路径中具有对应值[0013]图3D是根据一些实施例的包括在第二编码操作中的若干示例路径中具有对应值[0014]图3E是根据一些实施例的包括在第三编码操作中的若干示例路径中具有对应值[0015]图3F是根据一些实施例的包括在标准化操作中的若干示例路径中具有对应值的[0016]图3G是根据一些实施例的包括在第二特征简化操作中具有对应相关系数的各种[0018]图4是根据一些实施例的在特征聚类(clustering)和路径分组操作中的过程的流8的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。100利用一个或多个电子设计自动化(EDA)工具以用于在制造IC之前和/或之后生成、优化IC设计流程100由本文针对图7讨论的IC用模拟程序(SPICE)网表)的形式生成或提供。用于描述设计的其它数据格式(例如括IC的各种电路元件的物理位置以及互连电路元件的各种网络(nets)的物理位置。例如，设计交换格式(DEF))在各种实施例的范围内。在至少一个实施例中，IC布局图由EDA工具识别电路元件的布图规划，这些电路元件将彼此电连接并且被置于非常接近彼此的位置，以用于减小IC的面积和/或减少通过将电连接的电路元件连接在一起的互连或网络来传输9单元以生成与IC原理图相对应的IC布局图。每个单元包括一个或多个电路元件和/或一个括但不限于布局-示意图(LVS)检查和设计规则检查(DRC)。其他验证过程可用于其他实施具(即EDA工具)从所生成的IC布局图的模式中识别电气组件以及它们之间的连接。然后，一个或多个路径的延迟无法满足对应的时序要求时，通过将过程返回到IC设计生成操作110或单元布局布线操作120中的至少一者，对IC布局图或IC的设计中的至少一者进行校输入数据包括从IC设计生成操作110输出的IC原理图113、从单元布局布线操作120输出的分析和路径分组操作155以及自动测试模式生成(ATPG)操[0037]在特征编码和简化操作153中，对所提取的特征进行编码和简化以获得简化的特[0039]在集群分析和路径分组操作155中，对集群进行分析并将集群分组成具有相关联[0040]在ATPG操作156中，使用一个或多个ATPG方法或算法来针对每个组中的一个或多设备(ATE)来执行测试以用于测试实际IC的操作，这些硬件结构电耦合到根据IC布局图制计生成操作110中对IC设计的校正导致在单元布局布线操作120中对IC布局图进行对应的一个或多个单元库的校正导致在单元布局布线操作120中对IC布局图进行对应的校正。在[0043]图2A-2F是根据一些实施例的具有示例路径的IC布局图的各个部分的示意逻辑[0044]图2A是根据一些实施例的具有路径1的IC布局图的部分200A的示意逻辑图。部分200A包括多个逻辑门201-204和多个网络(或导线)205-210，这些网络(或导线)205-210将理长度。特征“总物理网络长度”表示在其中布置网络的所有金属层中的网络的总物理长例的范围内。 [0047]图2B是根据一些实施例的具有路径2的IC布局图的部分200B的示意逻辑图。在图制的其他路径相比，路径2将受到金属层M3中的变化的更多影响。当金属层M3中存在变化一些实施例中，通过基于主要特征(例如用于路径2的金属层M3或关于图2C-2G描述的另一[0048]图2C是根据一些实施例的具有路径3的IC布局图的部分200C的示意逻辑图。在图[0049]图2D是根据一些实施例的具有路径4的IC布局图的部分200D的示意逻辑图。在图[0050]图2E是根据一些实施例的具有路径5的IC布局图的部分200E的示意逻辑图。在图[0051]图2F是根据一些实施例的具有路径6的IC布局图的部分200F的示意逻辑图。在图[0052]图2G是示出根据一些实施例的IC布局图中的路径的各种提取特征的特征列表[0053]时序特征240中的一个或多个作为STA操作140的结果而获得，其被包括在提供给例特性是松紧度(slack)241。路径的松紧度是在违反时序约束之前路径中可容忍的延迟IC设计流程试图在所有路径中实现正的或至少非负的例中，在STA操作140中，将库设置/保持时间242包括在时序报告143中，然后将其发送到APST操作150以在特征提取操作152[0056]物理特征260中的一个或多个从IC布局图123中提取，例如从包含IC布局图123的[0057]图3A是根据一些实施例的特征编码和简化操作153中的过程300A的流程图。过程[0058]在第一特征简化操作310中，基于IC布局图的多个路径上的特征的数据变化去除通过特征提取操作152提取的多个特征当中的一个或多个特征。本文关于图3B描述第一特且在特征编码操作320中的第一到第三编码操作323-325中的一个或多个中被转换或编码[0061]在第二编码操作324中，与单元的特征相对应的非数值值被分割成功能类型和工转换为转换数值值的其他布置在各种实施例[0065]图3B是根据一些实施例的第一特征简化操作310中的示例性特征的示意性数据表图311-315的横坐标表示IC布局图的多个路径中的路径数量N。每个图311-315的纵坐标表例中被省略。[0067]在至少一个实施例中，所描述的基于数据变化和/或信息不完整性去除一个或多[0068]图3C是根据一些实施例的包括各种数值特征340和分类特征345的表300C的示意图，这些数值特征340和分类特征345在IC布局图的N个路径当中的若干示例路径_#1到路[0069]在图3C的放大视图中更详细地示出了分类特征346的非数值值，以提供第一编码操作323中的管脚或实例名称编码的示例。分类特征346的每个非数值值指示路径_#1到路径_#4中对应路径的管脚或实例的名称。每个管脚或实例名称以包含一个或多个斜杠字符置中，在分类特征346的每个非数字值值中有9个层级等级349-357。层级等级349是最高等征346的非数值值被分别编码为相应的转换数值值“11111112160”、“11应的非数值值在第二编码操作324中被编码。分类特征347包括单元的若干特征，并且被分度。然而，在进一步分析中包括该特征在一个或多个实施例的范围内。字符串段364码方案(例如顺序编码)，将分类特征348的每个非数值值编码为数字。例如，非数值值[0072]图3F是根据一些实施例的包括各种数值特征340和分类特征345的表300F的示意图，数值特征340和分类特征345在标准化操作326中具有对应的数值值和转换数值值。表300F包括图3F在372处共同指示的数值特征340的数值值，以及图3F在373处共同指示的分征345的转换数值值373是通过在第一到第三编码操作323-325中对分类特征345的对应非标准化以获得相应的标准化值380。例如，对数值特征341(下文中称为特征LIB)的数值值示)。在第二特征简化操作330中，特征LIB的这两组标准化值和松紧度被用于确定特征LIB和松紧度之间的相关系数。在至少一个实施例中，选择松紧度作为用于确定与其他特征的相关性的基本特征的原因在于，针对定时验证而进行测试和/或在一个或多个实施例中STA操作140被配置用于松紧度优化。除松紧度之外的用于确定相关性的基本特征在各种实施例的范围内。[0078]从进一步分析中去除与预定范围393内的相关系数相对应的特征。在一些实施例对松紧度和时序性能几乎没有或没有显著的影响。因此，将从进一步的分析中去除特征除被认为与松紧度相关性很小或没有相关性的特征的其他预定范围在各种实施例的范围留与分别高于和低于预定范围393的范围395和396中的相关系数相对应的特征以用于进一[0080]图3H是示出根据一些实施例的IC布局图中的路径的特征的简化集合300H的示意理使得能够以类似于本文所述的数值特征的方式来分析分类特征。在至少一个实施例中，特征编码和简化操作153中的特征简化使得能够去除不太可能影响时序性能的特征并减少[0081]图4是根据一些实施例的在特征聚类操作154以及集群分析和路径分组操作155中[0085]用于K均值聚类的数据包括作为特征编码和简化操作153的结果而获得的m个特征的简化集合300H，以及作为标准化操作326的结果而获得的N个路径中的m个特征的标准化特征x偏置的阈值X是从40％到60％的值。阈值X的任何其他值在各种实施例的范围内。例或更低的至少一个实施例中，可能的情况是在集群中存在一个以上的特征满足条件(CBWXZ1CBni)>X。在这样的情况下，集群被确定为由一个以上的特征控制。[0091]当针对特征x没有集群具有大于预定阈值X的时，具有最大(CBWE1CB,i)的集群被确定为具有特征x作为主要特征。该确定即使在具有最大(CBW兴1CB,i)的集群已经被确定为具有除特征x以外的主要特征时也可适用。集群具特征也在一个或多个实施例的范围内。[0092]作为操作440的结果，k个集群中的每一者具有作为m个特征之一的至少一个主要的N个路径被分组成具有m个不同的主要特征的m个组，每个主要特征对应于通过特征编码156，其中使用一个或多个ATPG方法或算法来为已指定了主要特征的每个组中的一个或多组中的所有可测试路径，ATPG操作156生成对应的测试模式。所生成的测试模式因路径而[0097]当路径之一未通过测试时，由于APST操作150将未通过路径识别为属于具有主要具有指定的主要特征的已标识的路径组来限定用于修复由STA操作140发现的时序问题的至少一部分。另外的策略是调整制造过程以改进金属层M3和/或金属层M3周围的其他金属[0101]在至少一个实施例中对SDD的潜在原因的广泛涵盖使得能够定位和修复各种系统IC布局图相对应的IC原理图的Verilog网表、包含IC布局图的一个或多个DEF和/或LEF文[0106]在操作520，将包括在简化特征集合中的特征确定为多个集群当中的每个集群的[0107]在操作525，具有与其他集群的主要特征不同的主要特征的每个集群被指定为要例如，执行自动测试模式生成(ATPG)以生成至少一个测试模式，如关于图4中的ATPG操作[0113]在至少一个实施例中，所有操作505-550在没有用户输入或干预的情况下自动执[0115]在一些实施例中，以上讨论的至少一种(或多种)方法全部或部分由至少一个EDA据一个或多个实施例的布线布置是例如根据一些实施例使用EDA[0118]在一些实施例中，EDA系统600是包括硬件处理器602和非暂时性计算机可读存储据一个或多个实施例的实现本文所述的部分或全部方法(下文中，所述过程和/或方法)的接到网络614，使得处理器602和计算机可读存储介质604能够经由网络614连接到外部元在使用光盘的一个或多个实施例中，计算机可读存储介质604包括光盘只读存储器(CD-606被配置为使系统600(其中这样的执行表示(至少部分地)EDA工具)可用于执行所述过程网络614通信，一个或多个其他计算机系统连接到网络614。网络接口612包括无线网络接[0124]系统600被配置为通过I/O接口610接收信息。通过I/O接口610接收到的信息包括[0125]在一些实施例中，所述过程和/或方法的一部分或全部被实现为用于由处理器执提供的VIRTUOSO@等工具或另一合适的布局生成工具生成包括标准单元的布局图。功能。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置存[0127]图7是根据一些实施例的集成电路(IC)制造系统700及与其相关联的IC制造流程一个或多个半导体掩模或(B)半导体集成电路层中的[0128]在图7中，IC制造系统700包括在与制造IC器件760相关的设计、开发和制造周期750中的两者或更多者共存于公共设施中并使用公[0129]设计室(或设计团队)720生成IC设计布局图722。IC设计布局图722包括为IC器件[0130]掩模室730包括数据准备732和掩模制造744。掩模室730根据IC设计布局图722使器检查在OPC中经过过程的IC设计布局图722，其中一组掩模创建规则包含某些几何和/或连接性限制以确保足够的裕度，以说明半导体制造过程中的可变性等。在一些实施例中，部分以满足掩模创建规则。[0135]在掩模数据准备732之后和掩模制造744期间，基于修改的IC设计布局图722制造[0136]ICfab750是包括用于制造各种不同的IC产品的一个或多个制造设施的IC制造[0137]ICfab750包括制造工具752，制造工具752被配置为在半导体晶片753上执行各制造工具752包括晶片步进机、离子注入机、光致抗蚀剂涂覆机、工艺室(例如，CVD室或月1日公开的美国预授权公开号20150278429、2014年2月6日公开的美国预授权公开号布局图中的多个路径的多个特征。所述处理器还被配置为将所述多个路径聚类成多个集集群当中的每个集群确定主要特征，所述主要特征被包括在所述多个路径的多个特征中；将具有域其他集群的主要特征不同的主要特征的每个集群指定为所述多个组当中的一个处理器执行时，还使所述处理器执行对所述多个组当中的一个组中的至少一个路径的测IC布局图相对应的IC的制造工艺。中的单元的至少一个库的至少一部分，或用于制造与所述IC布局图相对应的IC的制造工[0145]示例2.根据示例1所述的方法，其中所述IC布局图的静态时序分析STA的时序报告中的一个或多个时序特征，与所述IC布局图准化的值来确定松紧度与所述多个特征当中的每个特群n中路径中的特征x的平均值，以及DSx是多个路径中的特征x的平均值，并且响应于个组当中的每个组具有所述主要特征中的唯一主要特征，对于所述多个组当中的每个组，