韬定律：中国半导体技术路径重构探索下的投资机遇

图表2：公司预计到2031年，基于韬定律的高端芯片性能将达到等效1.4nm水平为、交银国际时间微缩：从皮秒到秒，系统性减小时间常数τ时间才应是摩尔时代真正的交付物。我们认为，韬定律的理论出发点是对摩尔定律本质的重新审视：摩尔定律从来不是关于几何尺寸的。更小的晶体管提升系统性能，是因为开关速度更快；更密集的互连提升性能，是因为信号传输距离更短；更高的集成度提升性能，是因为数据跨越的边界更少。每一代产品本质上交付的均是时间的压缩：器件层面的皮秒、电路层面的纳秒、芯片层面的纳秒到微秒，系统层面的微秒到毫秒。空间缩放仅是压缩时间的手段之一，且在7nm之后正变得越来越低效。基于这一认识，时间本身便应被采纳为主要度量指标。韬定律在堆栈的每一层定义特征时间常数τ，并将其减小作为统一的优化目标。τ被分解为四层：器件层τ_transistor（本征开关延迟，皮秒级）、电路层τ_interconnect（RC传播延迟，纳秒级）、芯片层τ_chip（计算与访存延迟，纳秒至微秒级）、系统层τ_system（端到端通信延迟，微秒至毫秒级）。这一分层框架的核心价值在于：工艺工程师、电路设计师和系统架构师第一次可用同一单位讨论同一优化目标，打破了传统半导体产业链各环节"各自优化、残差传递"的碎片化格局。图表3：时间常数τ被分解为四层τ层级时间尺度主导τ机制优化手段技术示例τ_transistor器件层皮秒级本征开关延迟、寄生RCSAQP多重曝光、迁移率增强、GAA中芯国际N+2路线τ_interconnect电路层纳秒级互连RC延迟、走线长度垂直集成缩短走线、低κ介质华为逻辑折叠（2026）τ_chip芯片层纳秒~微秒级计算延迟、存储访问延迟架构选择、存储层级、片上网络HBM集成、近存计算τ_system系统层微秒~毫秒级跨芯片/机柜通信延迟互连拓扑、协议栈简化灵衢总线、Hi-ONE、3D堆叠为、交银国际逻辑折叠：从2D到3D拓扑重组的全产业链协同战逻辑折叠首次将封装颗粒度从模块级下探到单元级数十年来，产业链通过改进封装技术持续缩短信号传输的物理距离。最早是HBM（2013年起），将多个DRAM芯片通过硅通孔（TSV）垂直堆叠，解决了存储带宽瓶颈。随后是扇出型封装（2016年前后，以台积电InFO为代表），在芯片四周用塑封料扩展出额外面积，实现了更低成本的中等密度互连。进一步的是2.5D封装（2015至2020年快速普及，以台积电CoWoS为代表），将多颗裸片（逻辑、I/O、HBM）并排放在硅中介层上通过中介层布线连接。在此基础上，Chiplet设计方法论将一颗大芯片功能拆分为多个较小的功能裸片，芯片间通信距离从板级（数厘米）压缩至片级（数毫米）。3D堆叠（3DFolding）2020年英特尔的Lakefield处理器中。LakefieldFoveros3D封装技术，通过微凸块（microbump）实现Die与Die之间的垂直堆叠。这是3D微凸块互连间距和极小的出货量，Lakefield在商业上并未成功。3D堆叠在消费级产品的规模化突破在2022年，AMD在Ryzen75800X3D中首次量产引入3DV-Cache，64MBSRAM垂直堆叠在CPU计算芯粒上，实现Die与逻辑Die3D集成。与IntelLakefield的微凸块路线相比，混合键合的互连密度高出一个数量级，证明了铜-铜直接键合的良率和可靠性已达商用门槛。但上述所有方案的共同特征是：堆叠颗粒度均为模块级，即一整块die扣在另一块die之上，门电路本身依然没有跨层分布。华为提出的逻辑折叠（LogicFolding）与3D堆叠（3DFolding）的区别在于折叠的颗粒度和范围。逻辑折叠颗粒度从模块级下探到单元级：将关键路径上的门电路分布到两个垂直堆叠的有源层中，通过超细间距混合键合连接，实现关RC下降。2026逻辑折叠实现有意保持保守策略，华为规划的下一阶段是"全规模多层折叠"，3~4个乃至更多有源层，将折叠范围从局部关键路径扩展至整颗芯片。实测结果验证逻辑折叠的有效性。在保守策略下，晶体管密度从155提升至238MTr/mm²55%，同等幅度以往需三年几何缩微迭代。SoC41%13%。跨上下两层的全局高速55%50%，时钟偏斜减少25%。SRAM40%以上；SRAM的访问速度、每比特能耗和面积强烈依赖于位线和字线长度，逻辑折叠直接缩短了这些关键物理路径。从新产品路线来看，节奏更为清晰。2023至2025年的麒麟9000S、9020、Pro2.6GHz2.75GHz。2026年首次切换逻辑折叠架构，频率跃升至3.1GHz。后续规划同样清晰：2027年3.39GHz、2028年3.71GHz、20294GHz。图表4：传统2D封装vs麒麟2026逻辑折叠传统2D封装 逻辑折叠53.5%↑41%↑53.5%↑41%↑12.7%↑1.51.00.50.0晶体管度 P核能效 主频为、交银国际

图表5：麒麟系列SoC升级路线密度（MTr/mm2） 主频（GHz，轴5.0400+5.0400+2383.13001500202320242025202620272028202920302031为、交银国际

5.04.54.03.53.02.5先进封装：逻辑折叠落地的工艺底座我们认为，逻辑折叠的落地高度依赖先进封装，两者有着高度的系统性协同设计关系。混合键合间距与顶层金属间距的比率（gearratio）在实践中约需低于3，理想情况接近1，此时键合界面的冗余布线开销基本消失。以当前约720nm2μm以下。这一指标并非孤立0.5μm1.5μmTSV6μmTSV100%键合良率。任何单一指标的突破都不足以解锁全规模折叠。展望未来，逻辑折叠将从局部关键路径折叠演进为全规模多层折叠3~4个乃至更多有源层。这一跃迁依赖两大条件：低温混合键合技术持TSVM6。后者可释放超30%的高层布线资源，为进一步缩短走线、降低时延创造空间。因此，先进封装将在逻辑折叠路线中长期扮演关键使能角色，其战略地位远超传统后道工序（封装、测试等晶圆制造完成后的加工环节）的定位。指出，前文所论述的指标（<2μm<0.5μm、TSV寸<1.5μm、TSV间距<6μm、键合良率近100%）），无法由单一设备供应商独立达成，需要键合、刻蚀、量测和材料供应商多年的工艺协同。这意味着，先进封装产业链的价值释放不是"某一环节爆发"，而是一套围绕一系列指标的生态体系逐步成熟的过程。图表6：逻辑折叠设计方法论为、交银国际

图表7：3DICEDA工具的收敛式设计流程为、交银国际EDA工具链：逻辑折叠的最大增量机遇我们认为，逻辑折叠全面推广面临的主要制约来自EDA工具链。当前EDA工具诞生于二维芯片设计时代，核心思路是在"面积、时序、功耗"三个独立维度之间寻求折中。工程师先做完逻辑综合、再布线、再仿真，三维折叠带来的系统级延迟（τ）改善，在这一流程中只作为最后一步的副产品出现，而非贯穿全程的优化目标。然而，全规模逻辑折叠的要求与此截然不同。它需要EDA工具将多层堆叠的裸片视为一个连续的三维设计空间：不是在芯片模块的边缘"切开"再堆叠，而是下沉到单元级，在单个逻辑门的精度上决定它放在哪一层、跟上下层的哪个门通过混合键合直连。布局算法需要在三维体积内统一评估成本函数；时序签核需要同时处理跨层路径上的三个干扰源：垂直互连的额外电阻电容开销、TSV排斥区（KOZ）对标准单元面积的挤占、以及不同晶圆之间的工艺偏差。这三项因素的交互在2D设计经验中从未出现，传统工具没有对应的模型和引擎。晶圆间工艺偏差也将成为3DEDA的主要技术瓶颈。逻辑折叠需要将来自不同批次、甚至不同工艺节点的晶圆通过混合键合贴合。不同晶圆上的晶体管不会完全相同。阈值电压、驱动电流、互连RC的偏差在单晶圆内部通常可控，但跨晶圆的波动幅度远大于片内，对时钟信号跨层分配和保持时间裕量构成最集中的冲击。这需要芯片设计中预埋智能冗余路径和自适应补偿机制，而此类能力的工具支撑目前在行业内仍较为稀缺。手机是序章，AI是主战场效率标尺α指向AI方向，数据搬运主导，散热决定兑现节奏韬定律引入的代际规则为τ(n+1)=τ(n)/α，其中α随应用场景显著变化，跨度接近一个数量级。移动SoC的α≈1.3，汽车智能驾驶SoC的α≈1.5，AI工作负载的α≈10。α本身即为资本配置的效率标尺，不难发现，AI场景的τ压缩8倍，这意味着同等资源投入在AI于其他场景。因此，我们认为，在分场景α框架下，投资重心将从泛半导体收AI基础设施链：HBM、光通信、超节点互连系统。AI之所以获得最高的α值，根源在于数据搬运而非计算构成了系统瓶颈。何庭SoC延伸至AI级单芯片系统，AI训练与推理为成百上千颗芯片协同的吉瓦级系统。但是，两者底层约束殊途同归：无论手机还是AI数据中心，能源预算和材料预算均由数据搬运主导。大型AI80%70%统成本分配给数据存储。输时间，至少与减少计算时间同等重要缩放逻辑在AI伸。我们认为，AI场景的τ压缩红利并非均匀释放，散热决定了兑现节奏。麒麟2026AI2030年前后（990）才会首次引入逻辑折叠。我们认为，这一时差的底层约束或来自功率SoC5W级别，华为的散热方案（架构层分时调度、TSV导热通道、D2W低温键合）5W级别已可有效管控；但AI芯片功耗跨1,000W5,000W30,000W演进。单NPU20248/1620274,096颗，500倍。同样的三维散热架构在百瓦级以上是否成立，仍需工程验证。图表8：单集群NPU数量指数级增长1,0243848/16(颗) 单集群NPU数量1,0243848/16900-

4,096

图表9：单芯片能耗逼近散热极限>30,000>5,0001,0001,5002,500(W) >30,000>5,0001,0001,5002,50030,00025,00020,00015,00010,0005,000-2024 2025 2026 2027为、交银国际

2026 2027 2028 2029 2030为、交银国际更优的协议、更高的带宽、更短的数据传输距离在AI系统层面，τ缩放通过三个协同层实现：第一层是灵衢总线（UnifiedBus），以内存语义替代传统协议栈。传统多节点AI系统的数据路径极为繁重：PCIe连接主机，机箱内通过NVLinkInfiniBandDMA缓冲。MemorySemantics：跨机器读写数据等同于直接读写本地内存，消除协议转换环节。第二层是Hi-ONE（高密度光学引擎），近封装光引擎。Tb/s级别，铜缆在物理上无法继续承载，SerDes传输距离收缩，布线笨Hi-ONE，传输距离实现双向突破：近距端将SerDes100cm5cm，消除大型主板长距离铜互连的信号完1100米，使千兆瓦级数据中心的计算节点不必紧密排列，散热、供电和维护可行性大幅提升。我们认为，Hi-ONECPO（共封装光学）Hi-ONE片到芯片的封装级光互连，而非交换机层面的网络光互连。第三层是3D封装，解决2.5D封装的N²vsN扇出困境。2.5DAI芯片中，逻辑裸片位于封装中心，HBM堆栈和SerDes信号、互连信号和每一安培供电电流均须穿过裸片边缘才能到达内部计算NN²缩放，而内存带宽、互连和供电均沿边缘按N缩放。N²增长曲线与N增长曲线之间的剪刀差持续扩大，构成2.5D封装的物理天花板。3D封装的解法是将边缘受限的资源全部迁移至垂直表面，资源即可按N²缩放，恢复与计算能力的平方增长匹配。上述三层协同的效果已一定程度在华为路线图中得到量化印证。2026年为基准（1X），20284X，203040X，2035年突破100X辑折叠从局部折叠向全规模多层折叠的演进高度吻合。超节点性能方面，Atlas950（2026年）8EFLOPSAtlas960（2027年）60EFLOPSAtlasNEXT（2030年）达ZFLOPS，折合1,000EFLOPS。这一增幅远超同期硬件集成度的40倍增长。灵衢总线消除了协议栈的τ损耗，Hi-ONE打破了铜互连的带宽天花板，3D堆叠解除了边缘供给的维度约束，三者是集成度和超节点性能提升的关键因素。L2Cache加载灵衢统一总线互联架构SystemasOneChip（系统即单芯片）低延迟协议L2Cache加载灵衢统一总线互联架构SystemasOneChip（系统即单芯片）低延迟协议AIVAICHBM应用端点内存语义应用内存语义应用内存语义SocketTCP互联网协议以太网网卡AICAIV存储L2CacheHBM为、交银国际图表11：2035年公司预计超过100倍的硬件集成度增长

图表12：数据中心超节点性能不断提升为、交银国际

1751501251000

ZFLOPSZFLOPS60EFLOPS8EFLOPS昇腾950(2026) 昇腾960(2027) 昇腾NEXT(2030)为、交银国际围绕τ四层架构的投资机遇初探在传统台积电/三星路线中，光刻设备和前道制造占据成本结构的主导地位，先进封装和EDA处于配套角色。而韬定律路线下，价值增量从光刻向前道制造、先进封装和EDA迁移：逻辑折叠将封装从后道工序提升为系统集成的核心环节，原生3DEDA则从辅助工具升级为设计流程的必需品。每次韬定律体系EDA受益弹性系统性收敛。沿着τ的四层架构，我们认为核心赛道的受益逻辑为：器件层：韬定律在器件层仍以SAQP多重曝光作为平面维度压缩τ的手段，刻蚀和沉积设备的需求权重系统性上升。宽禁带半导体在功率器件端的开关速度提升，同样是器件层τ压缩的重要补充路径。潜在主要受益标的包括：中芯国际（981HK/买入）、北方华创（002371CH/买入）、中微公司（688012CH/买入）等。电路层：EDA2D3D潜在潜在主要受益标的为华大九天（301269CH/未评级）。芯片层：3D堆叠的落地高度依赖混合键合、TSV、Chiplet和2.5D/3D3D心关卡。潜在主要受益标的为长电科技（600584CH/未评级）等。系统层：AI系统层面的τ缩放是韬定律框架中弹性最大的投资方向。灵衢总线推动节点间IP交换机与网卡需求大幅增加，直接拉动光模块向更高速率升级。潜在主要受益标的为中际旭创（300308CH/未评级）、澜起科技（688008CH/未评级）。同时，论文中提到韬定律路线面临若干尚未解决的开放式工程挑战和在芯片设计方面的物理约束。我们认为，理解这些挑战的分布，也有助于判断各环节受益标的的确定性与兑现节奏。开放式挑战包括：1）方法论与工具链：现有EDA工具均为二维芯片设计而建，无法原生支持跨层布局、三维时序签核及晶圆间偏差建模，论文将其列为τ缩放"最深层的制约”。2）晶圆间工艺变异：逻辑折叠将不同批次晶圆键合在一起，而跨批次晶体管在阈值电压、驱动电流上天然存在偏差，对时钟分配和保持时间裕量构成直接冲击。3）基准测试：现有测试体系只输出单一总分，无法定位延迟瓶颈在哪一层。论文提出需要构建"τ剖面基准"以逐层拆解延迟构成的新型评估框架。4）热管理：麒麟2026在5W级别可通过分时调度和TSV导热勉强管住，但AI芯片跨入百瓦级后，同样的三维散热架构是否成立，"仍需工程验证"。设计约束包括：1）垂直互联开销TSV每增加一条，都要付出额外开销：额外的电阻电容、被通孔排斥区吃掉的标准单元面积、以及多一道键合工序的成本。逻辑折叠每一代都须证明"缩短水平走线的收益的代价"。2）能量1010倍的系统，在物理上没有意义。论文明确指出，τ缩放必须始终与能量优化并行推进。器件层：晶圆代工、刻蚀/沉积设备、宽禁带半导体SAQP多重曝光作为平面维度压缩τ的手段。从单次曝光SAQP151次。蚀和沉积设备的需求权重系统性上升，而光刻设备的权重相对收敛。工环节而言，核心逻辑不在于制程节点的推进，而在于固定工艺节点上通过架构创新实现性能跃迁，这恰恰放大了成熟制程的战略价值。在平面维度之外，材料体系升级也在器件层提供τ压缩的增量路径。材料体系的升级，尤其是宽禁带半导体在功率器件端的开关速度提升，同样是器件层τ压缩的重要补充路径。 相关公司中芯国际（981HK）：公司是华为海思核心主力代工厂，独家承接华为麒麟、昇腾系列芯片成熟及先进制程代工业务，公司N+2路线（SAQP多重曝光）在EUV受限下或可以解决韬定律的器件层需求，是华为逻辑折叠芯片量产落地的核心产能支撑。北方华创（002371CH）：公司是我国刻蚀与薄膜沉积设备品类最完整、工艺覆盖最广的平台型龙头，在逻辑、存储、化合物半导体三条产线上同步推进国产替代。北方华创为中芯国际批量供应刻蚀、薄膜沉积核心设备，依托二者长期供货合作，有望充分承接华为SAQP多重曝光设备增量需求。中微公司（688012CH）：TSV刻蚀精度决定垂直互连的寄生开销。公司在CCP/ICP刻蚀和TSV深硅通孔设备领域已形成产品力，刻蚀与沉积等设备收入增长与市占率提升验证了国产替代的加速趋势。公司刻蚀、TSV深硅通孔设备或已导入中芯国际先进制程产线。天岳先进（2631HK）：公司为国内碳化硅（SiC）衬底龙头，其宽禁带半导体材料可显著提升功率器件开关速度，有望受益于3D堆叠与背面供电架构带来的增量需求。公司为华为哈勃战略投资标的。论文提出τ缩放须与能量优化并行，SiC器件的低开关损耗特性是从材料端回应这一约束的重要路径。电路层：EDA逻辑折叠要求EDA工具从2D平面布局全面升级为3D原生设计。 相关公司华大九天（301269CH）：目前我国仅华大九天构建了从异构集成三维芯片协同设计到验证的全流程解决方案，是国内唯一的3DICEDA提3DIC全流程解决方案覆盖三维芯片协同设计到验证，在韬定律路线下具备稀缺性。公司先进封装、3DIC支撑客户量产。芯华章（未上市）EDA3D堆叠芯粒跨层时序仿真支撑能力，产品矩阵全面覆盖芯片前端验证全流程。公司验证类工具已适配鲲鹏体系，有望持续受益于相关产业链需求扩张。芯片层：先进封装、HBM存储先进封装的价值跃迁在前文已充分论证，其是韬定律路线中价值权重提升最大的环节，其在总成本中的占比较传统路线有明显提升。先进封装已从配套工序升级为逻辑折叠落地的核心使能环节。逻辑折叠和3D堆叠的落地高度依赖混合键合、TSV、Chiplet和2.5D/3D集成等技术。随着逻辑折叠从2层向3至4层演进，键合设备的用量呈非线性增长，每增加一层有源层，即意味着额外一轮键合、减薄和TSV露出工艺。同时，3D堆叠对已知良好裸片（KGD）的测试需求呈指数级增长，测试设备从配套角色升级为决定3D良率的核心关卡。相关公司长电科技（600584CH）：公司作为中国先进封装龙头，已量产面向AI、高性能计算及5G领域的高密度3D多芯片集成技术，客户覆盖全球算力、存储龙头，并长期配套华为麒麟、昇腾系列芯片封测。ASMPT（0522HK）SMT设备龙头，尤其在热压键合（TCB）与混合键合设备领域占据全球主导份额。AI逻辑折叠多层键合的热预算控制是良率核心瓶颈，公司热压键合为当前我国市场最成熟的量产方案。华峰测控（688200CH）：公司作为本土模拟及数模混合测试机龙头，其高精3DKGD良率、降低封装失败成本方面具有刚性需求。公司于2019年通过华为供应商认证。高端SoC平台STS8600或可覆盖。论文提出需τSoC测试平台有望或可该体系的硬件基础。北方华创（002371CH）：公司D2W混合键合设备切入先进封装晶圆级键合环节，是实现高密度die-to-die互联的关键设备支撑。其自研QomolaHPD3012英D2WHBM、3D叠。澜起科技（688008CH）DDR5RCD、DB、MXCPCIeRetimer。产品批量适配昇腾算力模组，匹3D堆叠架构芯内低时延传输需求。系统层：光通信与互连芯片AI系统层面的τ缩放是韬定律框架中弹性最大的投资方向。α=10意味着AI是τ压缩的最大价值杠杆。灵衢总线（UB）以内存语义替代传统协议栈，大幅降低节点间通信延迟，直接拉动IP交换机与智能网卡需求，并推动光模块从800G1.6T8T的高速率持续升级。Hi-ONE近封装光引擎进一步打开了芯片级直连光互连的增量市场。同时，UB-Link接口芯片与配套交换芯片，作为传统服务器主板从未出现的新品类，构成了光互连生态的全新增量环节。综合来看，光模块赛道在这一技术升级路径中，是确定性最高的受益环节。 相关公司中际旭创（300308CH）：AI芯片功耗与互连带宽同步攀升，铜缆在散热和信号完整性上逼近极限，Hi-ONE以光替铜同步回应两项约束。作为全球高速光模块龙头，其1.6T/CPO共封装方案缩短算力芯片与光引擎传输链路，降低整机跨芯粒、跨机柜交互延迟，或适配Hi-ONE的近距互连需求，是光互连赛道确定性最高的核心标的。天孚通信（300394CH）：Hi-ONEAIFAU与高速光引擎是其中精度要求最高的物料环节。公司相关产品或匹配韬定律全栈低时延架构，算力整机光互联升级带动核心器件需求持续放量。澜起科技（688008CH）：AI超节点架构下，多层级协议转换引入的延迟和功耗在系统τ中占比持续扩大。公司CXLMXC以内存语义替代传统协议栈，消除跨Die协议转换环节。CXL3.1新品已于2025年9月进入头部算力客户送样阶段。图表13：围绕τ四层架构的投资逻辑梳理公司是华为海思核心主力代工厂；公司是华为海思核心主力代工厂；N+2路线（SAQP）或可承载韬定律器件层需求刻蚀、沉积、D2W混合键合多产品线覆盖；CCP/ICP刻蚀与TSV深硅通孔设备国产替代加速；刻蚀、TSV深硅通孔设备或已导入中芯国际先进制程产线中国内地碳化硅（SiC）衬底龙头，算力密度攀升推升供电效率与热管理需求；华为哈勃战略投资标的天岳先进（2631HK/未评级）SiC衬底中芯国际（981HK/买入）北方华创（002371CH/买入）中微公司（688012CH/买入）刻蚀/沉积设备τ_transistor器件层晶圆代工刻蚀/沉积设备受益逻辑相关标的核心环节层级τ_interconnect电路层

EDA

华大九天（301269CH/未评级芯华章（未上市）

中国内地唯一3DIC全流程EDA提供商，在韬定律路线下具备稀缺性公司验证类工具已适配鲲鹏体系，有望持续受益于相关产业链需求扩张τ_chip芯片层系统层

先进封装 长电科技（600584CH/未评级）混合键合设备 ASMPT（0522HK/未评级）测试设备 华峰测控（688200CH/未评级）混合键合设备 北方华创（002371CH/买入）内存接口 澜起科技（688008CH/未评级）光模块 中际旭创（300308CH/未评级）光模块 天孚通信（300394CH/未评级）内存接口 澜起科技（688008CH/未评级）

中国内地先进封装龙头，已量产高密度3D多芯片集成技术；客户覆盖全球算力、存储龙头，并长期配套华为麒麟、昇腾系列芯片封测AI逻辑折叠多层键合的热预算控制是良率核心瓶颈，公司