CN114690028B 用于在运行时测试系统中的部件的片上系统和方法 （蒂普爱可斯有限公司）

用于在运行时测试系统中的部件的片上系一种用于在运行时间期间测试系统中的组状态的功能部件作为待测部件(CUT)；通过包装到从系统总线到所选择的至少一个功能部件的2一个或多个包装器，所述一个或多个包装器中的每一个连选择所述多个功能部件中的处于空闲状态的至少一个功基于检测到与从所述系统总线到被选择作为所述待测部件的所述至少一个功能部件的访问的冲突，中断关于被选择作为所述待测部件的所述至少一个功能部件的测试步骤；3.根据权利要求2所述的片上系统，其中返回到所述选择步骤发生在关于所述冲突的4.根据权利要求1所述的片上系统，其中所述多个功能部件包括一个或多个通用处理5.根据权利要求4所述的片上系统，其中所述一个或多个通用处理单元包括以下至少还被配置为指示所述一个或多个包装器将被选择作为所述待测部件的所述至少一个功能测试器，其被配置为将所述测试输入数据导入到所述待测3在所述测试步骤完成后，分析从被选择作为所述待测部件的所基于所述至少一个功能部件被分析为正常，允许将所述至少现场可编程门阵列(FPGA)，其被配置为模仿被分析为有缺陷的所述至少一个功能部13.根据权利要求12所述的片上系统，其中所述现场可编程门阵列具有被撤销并且由被分析为有缺陷的所述至少一个功能部件的地址14.根据权利要求11所述的片上系统，其中所述停用步骤包括撤销被分析为有缺陷的其中，所述多个功能部件包括被分析为有缺陷的所述至少一个功能部件的备用部件；从所述触发器的组合逻辑的操作中获取测试结果，以分析所述待测部件所述神经处理单元包括多个处理元件阵列并且被配置为选择和测试所述多个处理元件阵4一个或多个包装器，所述一个或多个包装器中的每一个连基于检测到对所选择的所述至少一个功能部件的访问，中断关于23.一种用于在运行时间期间测试片上系统(SoC)中的部件的方法，该片上系统包括：选择所述多个功能部件中的处于空闲状态的至少一个功通过所述一个或多个包装器测试被选择作为所述待测部件的所述基于检测到与从系统总线到被选择作为所述待测部件的所述至少一个功能部件的访在允许所述至少一个功能部件连接到所述系统总线之后，如将被选择作为待测部件的所述至少一个功能部件的连接与在所述测试步骤完成后，分析从被选择作为所述待测部件的所基于所述至少一个功能部件被分析为正常，允许将所述至少5[0002]本申请要求于2020年12月31日向韩国知识产权局提交的韩国专利申请No.10-[0006]SoC是指将整个系统包含在一个芯片中的半导体器件(芯片)，以及是指在一个芯[0008]本公开内容的发明人已经认识到，当NPU集成在SoC或SiP中时，板基板的尺寸减6[0011]当SoC或SiP安装在用于用户娱乐的电子设备中时，其错误操作可能不那么成问个包装器中的每一个连接到所述多个功能部件中的一个上；和系统内部件测试器(ICT)。能部件中的处于空闲状态的至少一个功能部件作为待测部件(CUT)；通过所述一个或多个包装器测试被选择作为所述CUT的所述至少一个功能部件；基于检测到与从所述系统总线到被选择作为所述CUT的所述至少一个功能部件的访问的冲突，中断关于被选择作为所述[0016]所述ICT还可以被配置为：在允许所述至少一个功能部件连接到所述系统总线之[0018]对于所述测试步骤，所述ICT还可以被配置为指示所述一个或多个包装器将被选择作为所述CUT的所述至少一个功能部件的连接与的所述CUT获取的测试结果。所述测试输入数据是预定义测试数据或基于种子生成的随机[0020]所述ICT可以进一步被配置为：在所述测试步骤完成后，分析从被选择作为所述CUT的所述至少一个功能部件中获取的测试结果；以及基于所述至少一个功能部件被分析7[0021]所述ICT还可以被配置为基于所述至少一个功能部件被分析为有缺陷，停用所述[0022]所述测试步骤可以在所述SoC从工厂交付之前和之后重复执行，并且可以验证所并且从所述触发器的组合逻辑的操作中获取测试结果，以分析所述CUT在运行时间期间是阵列并且可以被配置为选择和测试所述多个处理元件阵列中的至少能部件处于空闲状态时，选择处于所述空闲状态的所述至少一个功能部件作为待测部件[0026]根据本公开内容的另一方面，提供了一种用于在运行时间期间测试片上系统所述至少一个功能部件；基于检测到与从系统总线到被选择作为所述CUT的所述至少一个功能部件的访问的冲突，中断关于被选择作为所述CUT的所述至少一个功能部件的测试步8[0032]根据以下结合附图的详细描述，将更清楚地理解本公开内容的上述和其他方面、[0053]图19A是示出功能部件的示例的视图，图19B是示出导入到ICT中的测试器中的测[0061]根据本说明书或申请中公开的本公开内容的构思的实施方案的具体结构或分步可以以各种形式实施并且不解释为限于本说明书或申请中描述9构思的示例不限于具体示例，而是包括包含在本公开内容的精神和技术范围内的所有变[0073]关于人工神经网络的数据局部性的信息是基于由神经处理单元向单独的存储器请求的数据访问请求顺序来预测由神经处理单元处理的人工神经网络模型的操作顺序的[0074]DNN是深度神经网络的缩写，可能意味着增加人工神经网络的隐藏层数以实现更[0080]人工神经网络是指在其中集合了人工神经元的网络，当有各种输入或进入刺激[0081]神经处理单元100可以是由电气/电子电路实现的半导体器件。电气/电子电路可[0082]神经处理单元100可以包括处理元件阵列110、被配置为存储从处理元件阵列110数据局部性信息或关于其结构的信息控制处理元件阵列110和NPU内部存储器120的NPU调元件阵列110可以通过完成学习的人工神经网络执行推断推理[0085]例如，神经处理单元100可以通过NPU接口140将存储在图6的内部存储器400中的人工神经网络模型的数据调用到NPU内部存[0086]NPU调度器130被配置为控制处理元件阵列110的操作和NPU内部存储器120的读/[0087]NPU调度器130可以被配置为分析人工神经网络模型的数据局部性信息或关于其结构的信息以控制处理元件阵列110和N[0088]NPU调度器130可以分析或接收可以在处理元件阵列110中操作的人工神经网络模人工神经网络模型的数据局部性信息或关于其结构的信息。权重数据也可以称为权重内[0089]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信[0090]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信息获取其中存储人工神经网络模型的层的节点数据和连接网络的权重数据的存储器地址[0091]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信息(例如人工神经网络的层的放置人工神经网络模型的数据局部性信息或关于其结构的信[0092]NPU调度器130基于人工神经网络模型的数据局部性信息或关于其结构的信息进[0093]已知的CPU使用考虑诸如每个处理的优先级或操作处理时间之类的数据来调度任的信息和/或待使用的神经处理单元100的数据局部性信息或关于其结构的信息来确定处元100的数据局部性信息或关于其结构的信息可以包括NPU内部存储器120的存储器大小、部存储器120的层级结构包括关于每个层级结构的特定层之间的连接关系的信息。处理元件PE1至PE12的算子结构包括关于处理元件中的部[0096]根据本公开的示例的神经处理单元100可以包括至少一个处理元件、存储从至少调度器130被配置为基于人工神经网络模型的数据局部性信息或关于其结构的信息来控制操作的顺序或数据流的顺序可以定义为人工神经网络模型在[0098]当编译器编译要在神经处理单元100中执行的人工神经网络模型时，可以重建人工神经网络模型在神经处理单元-存储器级别的人工神经网络数据局部性可以根据通过神经处理单元100对人工神经网络模型进行操作的方法而不同地配置，例如处理元件的特征图平铺或静止技术，神经处理单元100的处理元件的数量，神经处理单元100中的例如特征图或权重之类的高速缓存存储器容量，神经处理单元理单元100也可以以时钟周期为单位在每个时刻不同地确定所需数据的[0101]编译器可以通过以字为单位在神经处理单元-存储器级别构建人工神经网络模型[0102]换言之，存在于神经处理单元-存储器级别的人工神经网络模型的人工神经网络数据局部性可以被定义为基于由神经处理单元100向内部存储器400请求的数据访问请求顺序来预测由神经处理单元100处理的人工神经网络模型的操作[0103]NPU调度器130可以被配置为存储人工神经网络的数据局部性信息或关于其结构通过利用从人工神经网络的输入层到输出层的数据局部性信息或关于结构的信息来确定结构的信息和神经处理单元100的数据局部性信息或关于其结构的信息来确定处理顺序并结构的信息和神经处理单元100的数据局部性信息或关于其结构的信息时，可以进一步提高由人工神经网络模型的数据局部性信息或结构的信息确定的每个调度顺序的运行效率。数据局部性信息或关于其结构的信息来调度处运算并且可以通过利用可以以各种形式修改的乘法器和加法器来执行人工神经网络运算。于第三连接网络的输出层，并且调度以将存储在第四层的节点数据中的推理结果存储在[0111]总之，NPU调度器130可以控制NPU内部存储器120和处理元件阵列110以按照第一置为控制NPU内部存储器120和处理元件阵列110以根据设[0112]总之，根据本公开的示例的神经处理单元100可以被配置为基于人工神经网络的层的结构和与该结构对应的操作顺序数据来从人工神经网络模型的人工神经网络的输入层到输出层的处理[0114]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信[0115]根据在根据本公开内容的示例的神经处理单元100中驱动的人工神经网络操作的器120的存储器重用性。存储器的重用可以由读取在存储器中存储的数据的次数确定。例别人工神经网络模型的特定层的节点数据的运算结果和特定连接网络的权重数据作为对NPU调度器130可以将NPU内部存储器120中存储的与第一调度的第一运算值对应的存储器存储器120可以利用作为第二调度的第二层节点数据而无需单独的存储器NPU调度器130可以将NPU内部存储器120中存储的与第二调度的第二运算值对应的存储器存储器120可以利用该数据作为第三调度的第三层节点数据，而无需单独的存储器写入操NPU调度器130可以将在NPU内部存储器120中存储的与第三调度的第三运算值对应的存储[0122]此外，NPU调度器130可以被配置为确定是否重用调度顺序和存储器来控制NPU内计算与存储器被重用一样多地减少的存储器使用量来提高NPU内部[0123]此外，NPU调度器130可以被配置为基于神经处理单元100的数据局部性信息或关于其结构的信息来监控NPU内部存储器120的资源使用量和处理元件PE1至PE12的资源使用[0124]根据本公开内容的示例的神经处理单元100的NPU调度器130可以具有通过利用人工神经网络模型的数据局部性信息或关于其结构的信息来重用[0126]也就是说，当神经处理单元100没有计算出人工神经网络模型的数据局部性信息或关于结构和操作顺序的信息时，NPU调度器130可以不确定是否重用存储在NPU内部存储多个处理元件PE1至PE12被配置为操作人工神经网络的节点数据和连接网络的权重数据。每个处理元件可以包括乘法和累加(MAC)算子和/或算术逻辑单元(ALU)算子，但是根据本[0128]尽管图2示出了多个处理单元作为示例，但是由多个乘法器和加法器树实现的算阵列110也可以被称为包括多个算子的至少列110的大小或数量可由多个处理元件PE1至PE12的数量确定。处理元件阵列110的大小可[0130]可以考虑到人工神经网络模型(神经处理单元100在其中操作)的特征来设计处理[0131]因此，根据本公开的示例的神经处理单元100的处理元件阵列110的大小不受限[0132]例如，在神经处理单元100中运行的人工神经网络模型可以是经过训练以检测三[0133]处理元件阵列110被配置为执行人工神经网络操作所需的诸如加法、乘法和累加从处理元件阵列110推理出的人工神经网络模型的NPU内部存储器120、以及被配置为基于人工神经网络模型的数据局部性信息或关于其结构的信息来控制处理元件阵列110和NPU[0137]NPU内部存储器120可以根据人工神经网络模型的存储器大小和数据大小存储人[0139]乘法器111将输入的(N)位数据和(M)位数据相乘。乘法器111的运算值作为(N+M)收具有变量特征的值，而接收(M)位数据的第二输入单元可以被配置为接收具有常数特征据本公开内容的示例，处理元件的输入数据可以通过理解常数值和变量值的特征来操作，单元的常数值可以是人工神经网络的连接网络的权型的数据局部性信息或关于其结构的信息识别重复使用的连接网络的常数值，并且控制[0149]输入到第一输入单元和第二输入单元的数据的位宽可以根据节点数据的量化和处理单元100可以控制要实时转换的量化位宽。也就是说，每一层可以具有不同的量化位[0151]累加器113使用加法器112累加乘法器111的运算值和累加器113的运算值与(L)循[0153]位量化单元114可以减小从累加器113输出的数据的位宽。位量化单元114可以由[0154]位量化单元114的输出数据(X)位可以用作后续层的节点数据或卷积的输入数当人工神经网络模型被量化时，位量化单元114可以被配置为被提供来自人工神经网络模[0155]根据本公开内容的示例的神经处理单元100的处理元件阵列110包括乘法器111、加器113输出的位宽为(N+M+log2(L))位的数据减少到位宽为(X)位。NPU调度器130可以控制位量化单元114以将输出数据的位宽减少从最低有效位(LSB)到最高有效位(MSB)的预定数据和(M)位数据的位宽来提高MAC运算速度并通过位量化单元114减小运算值(X)位的位[0157]神经处理单元100的NPU内部存储器120可以是考虑到处理元件阵列110的MAC运算[0158]例如，神经处理单元100可以被配置为考虑到处理元件阵列110的MAC运算特征和[0159]神经处理单元100的NPU内部存储器120可以被配置为最小化神经处理单元100的[0160]神经处理单元100的NPU内部存储器120可以是被配置为考虑到正在进行的人工神[0161]神经处理单元100的NPU内部存储器120可以是低功率存储器系统，其被配置为考[0165]图1中示例性地示出的处理元件阵列110除了包括多个处理元件PE1至PE12之外，还可以包括对应于处理元件PE1至PE12的寄存器文件RF1至[0166]图3的多个处理元件PE1至PE12和多个寄存器文件RF1至RF12仅是为了描述方便的[0167]处理元件阵列110的大小或数量可由多个处理元件PE1至PE12和多个寄存器文件[0168]处理元件阵列110的阵列尺寸可以考虑到神经处理单元100在其中操作的人工神所需的操作速度和所需的功耗来确定寄存器文件的[0169]神经处理单元100的寄存器文件RF1到RF12是直接连接到处理元件PE1到PE12的静RF1到RF12可以被配置为存储相应的处理元件RF1到RF12的MAC运算值。寄存器文件RF1至RF12可以被配置为向NPU系统存储器120提供权重数据和/或节点数据或被配置为被提供来自NPU系统存储器120的权重数据和/或节[0171]在下文中，将解释可以在神经处理单元100中操作的示例性人工神经网络模型[0172]图4的示例性人工神经网络模型110a可以是在神经处理单元100中训练或在单独码器结构的全卷积网络(FCN)的模型，深度神经网络(DNN)，诸如SegNet,DeconvNet,DeepLAB,V3+,或U-net,或SqueezeNet,Alexnet,ResNet18,MobileNet-v2,GoogLeNet,经网络模型110a可以是基于至少两个不同模[0176]人工神经网络模型110a可以存储在神经处理单元100的NPU内部存储器120中。替的内部存储器400中，然后在人工神经网络模型110a的操作期间加载到神经处理单元100[0177]在下文中，将参考图4描述由神经处理单元100执行的示例性人工神经网络模型[0178]人工神经网络模型110a可以是示例性的深度神经网络模型，其包括输入层110a-第一隐藏层110a-3的节点的六个权重值的信息。图1或3的NPU调度器130可以在NPU内部存储器120中设置存储器地址，在该存储器地址中存储关于第一连接网络110a-2的权重值的用于存储关于第一隐藏层110a-3的节点值的关于第二隐藏层110a-5的节点值的信息的重值与从第二隐藏层110a-5输入的节点值相乘，将相乘值的累加值存储在输出层110a-7两个节点值的信息。NPU调度器130可以设置用于在NPU内部存储器120中存储关于输出层[0186]也就是说，NPU调度器130可以分析或接收可以在处理元件阵列110中操作的人工神经网络模型的结构。可以包括在人工神经网络模型中的人工神经网络的信息可以包括：[0187]NPU调度器130被提供有示例性人工神经网络模型110a的数据局部性信息或关于[0189]此时，NPU调度器130知道输入层110a-1和第一连接网络110a-2的MAC运算结果作[0190]也就是说，NPU调度器130可以根据调度顺序将人工神经网络模型110a的MAC运算值存储在NPU内部存储器120的任意存储器地址中指定的特定区域中，并且使用MAC运算值作为在存储MAC运算值的特定区域中的后续调度顺序中的MAC运算的[0192]将从第一处理元件PEl的角度详细描述MAC运算。可以指定第一处理元件PE1来执入单元，并将节点x1和节点a1之间的权重数据输入到第二输入单元。加法器112将乘法器[0198]将从第二处理元件PE2的角度详细描述MAC运算。可以指定第二处理元件PE2来执[0203]将从第三处理元件PE3的角度详细描述MAC运算。可以指定第三处理元件PE3执行[0207]因此，神经处理单元100的NPU调度器130可以通过同时使用三个处理元件PE1至[0209]将从第四处理元件PE4的角度详细描述MAC运算。可以指定第四处理元件PE4来执入单元，并将节点a3和节点b1之间的权重数据输入到第二输入单元。加法器112将乘法器[0215]将从第五处理元件PE5的角度详细描述MAC运算。可以指定第五处理元件PE5来执入单元，并将节点a3和节点b2之间的权重数据输入到第二输入单元。加法器112将乘法器[0221]将从第六处理元件PE6的角度详细描述MAC运算。可以指定第六处理元件PE6来执入单元，并将节点a3和节点b3之间的权重数据输入到第二输入单元。加法器112将乘法器[0226]因此，神经处理单元100的NPU调度器130可以通过同时使用三个处理元件PE4至[0228]将从第七处理元件PE7的角度详细描述MAC运算。可以指定第七处理元件PE7来执入单元，并将节点b3和节点y1之间的权重数据输入到第二输入单元。加法器112将乘法器[0234]将从第八处理元件PE8的角度详细描述MAC运算。可以指定第八处理元件PE8来执入单元，并将节点b3和节点y2之间的权重数据输入到第二输入单元。加法器112将乘法器[0239]因此，神经处理单元100的NPU调度器130可以通过同时使用两个处理元件PE7和100实时推理运动图像数据，则后续帧的图像数据可以被输入到输入层110a-1的输入节点基于人工神经网络模型110a的数据局部性信息或关于其结构的信息来确定操作调度顺序，以用于人工神经网络模型110a的推理操作。NPU调度器130可以基于操作调度顺序设置NPU内部存储器120所需的存储器地址。NPU调度器130可以基于人工神经网络模型110a的数据[0243]也就是说，根据本公开的示例的神经处理单元100的NPU调度器130可以基于人工神经网络模型的数据局部性信息和关于其结构的信息(包括输入层110a-1、第一连接网络输出层110a-7的数据局部性信息和关于其结构的信息)来控制处理元件阵列110和NPU内部络模型的数据局部性信息或关于其结构的信息来调度人工神经网络模[0246]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信[0248]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信息(例如人工神经网络模型的人工神经网络层的放置数据局部性信息或关于其结构的信于人工神经网络模型的数据局部性信息或关于其结构的信息来调度处理顺序型110a的输入层110a-1的第一层的节点数据并且调度以首先执行对第一层的节点数据和与第一层对应的第一连接网络的权重数据乘法和累加(MAC)运算。在下文中，为了描述方[0253]例如，NPU调度器130可以将第三运算值设置为第四层(第四层是对应于第三连接网络的输出层110a-7)的节点数据，并且调度以将存储在第四数据的节点数据中的推理结[0259]总之，NPU调度器130可以控制NPU内部存储器120和处理元件阵列110以按照第一置为控制NPU内部存储器120和处理元件阵列110根据设[0260]总之，根据本公开的示例的神经处理单元100可以被配置为基于人工神经网络的[0261]NPU调度器130可以基于人工神经网络模型的数据局部性信息或关于其结构的信[0262]根据在根据本公开的示例在神经处理单元100中驱动的人工神经网络运算的特特定层的节点数据和特定连接网络的权重数据的运算结果作为对应的后续层的节点数据。[0265]例如，将第一调度的第一运算值设置为第二调度的第二NPU调度器130可以将NPU内部存储器120中存储的与第一调度的第一运算值对应的存储器[0266]例如，将第二调度的第二运算值设置为第三调度的第三NPU调度器130可以将NPU内部存储器120中存储的与第二调度的第二运算值对应的存储器[0267]例如，将第三调度的第三运算值设置为第四调度的第四NPU调度器130可以将NPU内部存储器120中存储的与第三调度的第三运算值对应的存储器[0268]此外，NPU调度器130可以被配置为确定是否重用调度顺序和存储器来控制NPU内算减少与存储器被重用一样多的存储器使用量来优化NPU内部[0269]根据本公开内容的示例的神经处理单元100可以被配置为使得变量值被输入到作为第一处理元件PE1的第一输入的(N)位输入，并且常数值被输入到作为第二输入的(M)位[0271]也就是说，NPU系统存储器120可以被配置为在维持神经处理单元100的推理操作[0272]也就是说，NPU系统存储器120可以被配置为在保持推理操作的同时重用存储在位的存储器地址的数据的更新次数可以大于存储第二输入单元的输入数据(M)位的存储器[0274]在下文中，将主要描述作为人工神经网络中的一种深度神经网络(DNN)的卷积神[0278]卷积过程是指在以指定的间隔访问输入图像的同时执行利用内核进行的卷积操[0284]内核在输入数据上滑动的步长大小称为步长，内核区域(m×n)可称为感受野网络可以使用基于输出估计和真实数据(groundtruth)之间的比较的反向传播进行调整，[0286]卷积神经网络可以通过基于真实数据(groundthrough)和实际输出之间的差异输出的特征图作为输入以执行池化。池化可以减小矩阵中的大小或强调矩阵中的特定值。[0296]层3的第一节点接收来自层2的第一节点的输出作为输入以与内核4执行卷积并且[0300]参考图6，示例性SoC100包括多个功能部件[0307]内部存储器400可以经由包装器700d连接到系统总线500。内部存储器400可以由[0309]系统总线500可以通过形成在半导体管芯上的导电模式来实现。系统总线使得能[0312]为此，每个包装器700可以被设计为位于SoC中的相应功能部件和系统总线500之500和ICT600。包装器700c可以通过专用信令通道连接到GPU核阵列300、系统总线500和ICT600。第四包装器700d可以通过专用信令通道连接到内部存储器400、系统总线500和ICT600。第六包装器700f可以通过专用信令通道连接到I/O接口800、系统总线500和ICT[0314]ICT600可以通过每个包装器700直接监控系统总线500或监控多个功能部件的状[0315]当发现处于空闲状态的功能部件时，ICT600可以选择相应的功能部件作为被测[0316]如果多个功能部件处于空闲状态，则ICT600可以根据预定规则选择任何一个功[0317]如果多个功能部件处于空闲状态，则ICT600可以随机选择任何一个功能部件作[0320]例如，当根据任务的优先级规则指示GPU的操作比CPU的操作具有更高的优先级[0321]当由于在开始测试时或在测试期间从系统总线500访问被选择作为CUT的功能部坏。破坏或损坏可能是由于重复使用引起的疲劳应力或物理应力(例如热或电磁脉冲[0330]由ICT600执行的测试可以是在工厂量产的SoC出来之前执行的测试以确定公平[0334]作为替代，当包括在一次性测试分析结果中的错误代码指示SoC中的功能部件在以将确定为有缺陷的功能部件与系统总线500隔离。替代地，为了停用该有缺陷的功能部陷的功能部件的地址的信号发送到具有在系统ICT600可以将包括用于更新表中的激活备用部件的地址的请求的信号发送到具有在系统系统总线500发送用于将有缺陷的功能部件的地[0340]当停用的功能部件没有空间时，ICT600可以允许FPGA900被编程为模仿与停用线500发送包括将故障功能部件的地址重新分配给FPGA的请求的信号。换言之，可以撤销[0343]当至少一个功能部件被确定为有缺陷时，SoC可以被配置为将警告消息发送到可少一个触发器中，并从触发器的组合逻辑的运算中获取测试结果以在运行时间期间分析[0355]为了更容易地设计硬件并且最小化制造缺陷，应用可测试性的设计(DFT)是非常入(D引脚)和用于测试操作的测试输入(SI)之[0362]当SE(scan_enable)端口被使能时，所有扫描触发器都通过触发器将数据从SI引的所有触发器都将测试输入从scan_in端口转移到sc生成器可以基于预定种子产生随机数。MUX选择处理元件阵列110中的至少一个以测试NPU[0383]举具体示例而言，当ICT600确定NPU100中包括的多个PE中预定百分比的PE(例[0388]作为另一示例，当被发送到存储器400中的NPU内部存储器120的数据被延迟使得预定的测试输入数据，并且对应的PE可以根据寄存器文件RF中的测试输入数据执行推理。预定的测试输入数据可以是NPU的功能测试或[0391]作为替代，ICT600经由包装器700b命令CPU200将测试输入数据导入到NPU1[0394]寄存器文件RF可以重置每个PE中的触发器并且如上所述将测试输入数据传输到[0398]如上所述，ICT可以在SoC的运行时间期间测试SoC中的许[0401]如图所示，当TEST_ENABLE端口打开时，测试向量可以被输入到CUT，并且TEST_OUTPUT端口可以发送输出。从包装器700输出的通用数据可以通过系统总线传输到其他功以监控功能部件是否进入空闲状态。当功能部件进入空闲状态时，包装器700可以打开[0403]ICT600可以经由包装器700的TEST_OUTPUT端口收集和分析来自CUT的测试结将用于输入和输出与CUT的连接返回到系统[0406]状态检测器620可以检测SoC芯片中的功能部件是处于空闲状态还是忙碌状态(或可以将被选择为CUT的功能部件的寄存器设置[0409]测试向量生成器650可以生成测试向量(或预定义的测试输入数据)和对应的预期[0410]当从测试器640接收到发现有问题的功能部件的ID(例如，C_ID)时，后动作单元670可以执行后动作。后动作可以隔离有缺陷的功能部件或将缺陷通知给用户或远程主机[0411]主机接口660可以向用户或远程主机设备报告在测试过程中发现有问题的功能部[0412]当测试完成或在测试过程中检测到从系统总线500对被选择为CUT的功能部件的[0415]为了在正常操作模式期间检测功能部件是否处于空闲状态，ICT600可以使用两件是否操作的输出信号或者存储与功能部件中的操作相关的信息的寄存器的值来确定功定时间段期间监测功能部件的输入/输出端口以确定功能部件是否[0420]当在测试被选择作为CUT的功能部件的同时从系统总线500检测到对正常操作的活(断言)后，主机取消对CUT的访问，仲裁器在没有主机干预的情况下执行仲裁或确定过[0423]本公开内容的发明人已经认识到对I/O接口的访问可能不会导致系统总线上的冲[0425]可以添加移位寄存器以在恢复CUT的同时存储从SoC外部输入的访问信号。当CUT[0433]当测试结果表明被选择作为CUT的功能部件没有问题(也就是说，没有缺陷或损[0434]同时，当在测试准备或测试期间从系统总线检测到对被选择作为CUT的功能部件味着被选择作为CUT的功能部件的寄存器设置值被恢复并且输入和输出的方向在与被选择[0440]第一种技术是在从内部存储器读取数据的过程中使用错误检测码来检测错误的防止有缺陷的功能部件降低整个系统的性能，可以将功能部件的输出信号替换为预定信存储在SoC的内部存储器中或在外部存储器中。当来自存储器的测试输入数据(也就是说，[0457]图18A图示了多个时钟的示例。图18B是说明测试器在多个时钟下的操作的