CN114765050B 检测错误位的存储器装置及其方法 （华邦电子股份有限公司）

US2005289441A1,2005.1本发明提供一种检测错误位的存储器装置路且配置成根据预充电复位信号将校正子生成配置成在将校正子生成电路的输入端子设置为2根据预充电复位信号将校正子生成电路的多个输入端子设置为在将所述校正子生成电路的所述多个输入端子设置为所述预通过所述校正子生成电路的多个逻辑电路基于所述多个数据位生成校述校正子位被配置以指示所述多个数据位当中是其中根据所述预充电复位信号将所述校正子生成电路的所述多个输入端子设置为所提供耦合到所述校正子生成电路的所述多个输入端子的多个锁存电路，通过所述第一逻辑电路对所述预充电复位信号和所述节点上的信号执行第一逻辑运对所述节点上的所述信号执行第四逻辑运算以将所述校正子生成电路的所述多个输3.根据权利要求2所述的检测错误位的方法，其中基于所述多个数据位生成所述校正通过所述多个逻辑电路中的每一个输入所述多个数据位当中的第一数据位和第二数通过所述多个逻辑电路中的每一个对所述第一数据位和所述第二数据位执行逻辑运所述多个逻辑电路中的每一个包括多个晶体管，所述多个晶体3所述第一晶体管和所述第二晶体管中的所述一个的开关速度比所述第一晶体管和所6.根据权利要求5所述的检测错误位的方法，其中所述第一晶体管和所述第二晶体管接收写入命令信号，所述写入命令信号配置成使得写入操作能够将所述其中响应于接收到所述写入命令信号而启用所述预充电复位信号以将所述多个输入多个锁存电路，耦合到所述校正子生成电路，配置成其中所述校正子生成电路配置成通过所述多个逻辑电路基于所述多个数据位生成校所述多个锁存电路中的每一个的输入端子耦合以接收所述多个数据位所述多个锁存电路中的每一个的输出端子耦合到所述校正子生成电路的所述多个输所述第一逻辑电路配置成对所述第三逻辑电路与所述第四逻辑电路之间的节点上的所述第二逻辑电路耦合于所述第一逻辑电路与所述节点之间，且配置所述第三逻辑电路耦合于所述输入端子与所述节点之间，且配置所述第四逻辑电路耦合于所述节点与所述输出端子之间，且配置成对述信号执行第四逻辑运算以将所述校正子生成电路的所述多个输入端子设置为所述预定4所述多个逻辑电路中的每一个包括接收所述多个数据位当中的第一数据位的第一输所述多个逻辑电路中的每一个配置成对所述第一数据位和所述第二数据位执行逻辑所述多个逻辑电路中的每一个包括多个晶体管，所述多个晶体所述第一晶体管和所述第二晶体管中的所述一个的开关速度比所述第一晶体管和所13.根据权利要求12所述的检测错误位的存储器装置，其中所述第一晶体管和所述第二晶体管中的所述一个的大小大于所述第一晶体管和所述第二晶体管中的所述另一个的所述第一级包括所述多个逻辑电路当中的多个第一异或逻所述第一级中的所述多个第一异或逻辑电路的输出端耦合到所述第二级的所述多个其中响应于接收到写入命令信号而启用所述预充电复位信号以将所述校正子生成电5[0002]例如错误校正码(errorcorrectioncode；ECC)和循环冗余检查(cyclic案可使用异或(XOR)门来执行原始数据与备用数据之间的比较。由于必须执行大量比较来[0010]图5A至图5B示出根据本发明的一实施例的具有预充电方案的校正子生成电路中6[0013]图8是示出根据本发明的一实施例的在存储器装置中检测错误位元的方法的流程些实施例中，存储阵列130为双倍数据速率同步动态随机存取存储器(doubleddatarate7不限于此。存储阵列130可以是易失性存储阵列(例如静态随机存取存储(staticrandom-[0047]错误检测电路110配置成基于在编码操作期间添加到数据位的错误检测码，来检本发明不限于用于生成或添加错误检测码的任何特定算法或方法。错误检测电路110可比电路110包含校正子(syndrome)生成电路112，所述校正子生成电路112配置成执行与数据耦合到错误检测电路110以将控制命令发送到错误检测电路110，以便控制错误检测电路[0049]图2中的错误检测电路210可与图1中的存储器装置100的错误检测电路110相同。路214。校正子生成电路212可包含配置成从锁存电路214接收数据位IN的多个输入端子T1[0051]级S1的XOR门X11至XOR门X1m耦合到锁存电路214，以从锁存并且配置为对所接收的数据位IN执行XOR运算，以在XOR门X11至XOR门X1m的输出端子生成8门X51从XOR门X41和XOR门X42接收第三逻辑输出且执行XOR逻辑运算，以生成第五逻辑输应注意，校正子生成电路210中的XOR级的数量不限于如图6A至图6C中所示的六个级S1至[0054]在一些实施例中，锁存电路214进一步配置成在输入端子T1至输入端子Tn设置为及NOT门2144的锁存电路214a。图2中的锁存电路214可包含如图3中所示的多个锁存电路子耦合到节点A，第二输入端子耦合以接收预充电复位信号PRE，且输出端子耦合到NOT门9状态之后，启用NOT门2143以将数据位IN锁存到锁存电路214a的输出OUT。由于锁存电路输入端子T8之前，输入端子T1至输入端子T8没有预充电到预定逻辑状态(例如高逻辑状态的逻辑状态随机地从高逻辑状态改变为低逻辑状态以及从低逻辑状态改变为高逻辑状态。可能使得校正子生成电路中的XOR门的速度不可[0059]图5A和图5B示出根据一些实施例的校正子生成电路212的实例，其中在将数据位子T1至输入端子T8时，输入端子T1至输入端子T8处的逻辑状态的改变限制为从高到低转状态在高逻辑状态H保持不变。由于输入端子T1至输入端子T8处的逻辑状态的改变限制为Q的XOR门X60。图6A至图6C中所示出的XOR门X60可以是图2中所示出的校正子生成电路212X60的输入端子T61和T62处的高逻辑状态H由锁存电路(例如图2中的锁存电路214)基于预充电复位信号PRE进行设置。当输入端子T61和T62都处于高逻辑状态H时，断开晶体管P0、P1、P2以及晶体管N1并且接通晶体管N0和N2以在XOR门X60的输出端子Q处生成低逻辑状态[0062]参考图6B，当输入端子T61具有低逻辑状态L且输入端子T6逻辑状态H时(例如在接收数据位IN时)，XOR门X60的运算速度主要取决于晶体管P0的开关[0063]参考图6C，当输入端子T61具有高逻辑状态H且输入端子T6子T61处的逻辑状态保持在高逻辑状态H并且输入端子T62的逻辑状态从高逻辑状态H改变为低逻辑状态L时(例如在接收数据位IN时)，XOR门X60的运算速度取决于晶体管P1的开关开关速度更快的方式进行设计。由于晶体管的开关速度取决于晶体管的大小，所以XOR门的其它晶体管的开关速度更快的任何技术都属于本发预充电复位信号PRE配置成在将数据位IN锁存到校正子生成电路的输入端子之前将校正子生成电路的输入端子设置为预定逻辑状态(例如高逻辑状态H)。当预充电复位信号在时间t1处从高逻辑状态变为低逻辑状态(例如脉冲P1)时，图3中的锁存电路214a配置成将校正高逻辑状态变为低逻辑状态(例如脉冲P2)，由此将锁存电路(例如图3中的锁存电路214a)正子生成电路的输入端子，所以校正子生成电路的输入端子基于预充电复位信号PRE而设[0068]图7进一步示出列到列延迟(tCCD)，所述列到列延迟是在存取一个存储器列之后的改变限制为特定转换而不是随机转换，所以XOR门可配置成使XOR门的运算速度最优化。