6.2用触发器构成的计数器

电子技术主编：徐超明李珍2026/7/2316.2用触发器构成的计数器6.2.1异步二进制计数器实训6-4：异步时序逻辑电路逻辑功能的分析6.2.2同步二进制计数器6.2.3同步二-十进制加法计数器6.2.4同步时序逻辑电路的分析方法实训6-5：同步时序逻辑电路逻辑功能的分析实训6-6：设计简单的异步时序逻辑电路实训任务6.2用触发器构成的计数器2026/7/232能够累计CP脉冲（又称为计数脉冲）个数的逻辑电路称为计数器。计数器是数字系统中应用场合最多的时序电路，它不仅具有计数功能，还可用于定时、分频、产生序列脉冲等。（1）按照时钟（称为计数）脉冲的引入方式分类：

同步计数器：所有的触发器受同一个CP脉冲控制；

异步计数器：所有触发器不是受同一个CP脉冲控制。实训任务6.2用触发器构成的计数器2026/7/233（2）按照计数长度分类二进制计数器：按照二进制的规律计数的计数器；二－十进制计数器：按照二－十进制编码（如8421BCD码）的规律计数的计数器；任意进制计数器：能够完成任意计数长度的计数器（如6进制、12进制、60进制等）。（3）按照计数器的状态的变化规律分类加法计数器：计数器的状态随着CP脉冲个数增加而增加；减法计数器：计数器的状态随着CP脉冲个数增加而减少；可逆计数器：在控制信号的作用下，既可以加法计数又可以减法计数。

实训任务6.2用触发器构成的计数器2026/7/234由CP下降沿触发的JK触发器组成的4位异步二进制加法计数器的逻辑图。K触发器均接成计数型（T′）触发器，其输入端J、K都接高电平；计数脉冲CP作为最低位触发器F0的时钟脉冲；低位触发器的Q输出端依次接到相邻高位触发器的时钟端。6.2.1异步二进制计数器2026/7/235

计数往往习惯从零开始，所以将各级触发器的引出，计数之前在端送一个低电平，使所有的触发器都“置零”称为“清零”。

Q3Q2Q1Q0为计数器状态输出端，Y为本计数器向高位计数器的输出。6.2.1异步二进制计数器2026/7/236各级触发器的翻转条件并写出状态方程。T′触发器来一个下降沿就翻转一次。6.2.1异步二进制计数器2026/7/237时序图:000000010010001101000101011001111000100110101011110011011110111100006.2.1异步二进制计数器2026/7/2382026/7/239计数器从0000状态开始计数，在第16个脉冲输入后，计数器又重新回到0000状态，完成了一次计数循环。因此，该计数器也叫十六进制加法计数器，模M＝16。计数脉冲CP的频率为f0，那么Q0输出波形的频率为f0

；Q1输出波形的频率为f0

；Q2输出波形的频率为f0

；Q3输出波形的频率为f0

。6.2.1异步二进制计数器2026/7/2310

二进制减法计数器：将低位触发器的端接到相邻高位触发器的CP端，可以完成异步二进制减法计数。6.2.1异步二进制计数器2026/7/23116.2.1异步二进制计数器2026/7/2312

使用上升沿触发的D触发器，首先将D触发器接成计数型。如果进位信号从端引出接到相邻高位触发器的CP端，构成异步二进制加法计数器。6.2.1异步二进制计数器2026/7/23136.2.1异步二进制计数器2026/7/2314

使用上升沿触发的D触发器，首先将D触发器接成计数型。如果借位信号从Q端引出接到相邻高位触发器的CP端，则构成异步二进制减法计数器。6.2.1异步二进制计数器2026/7/2315结论：用触发器组成的计数器：1、将触发器接成计数型；2、计数脉冲CP作为最低位触发器的时钟脉冲；3、使用下降沿触发的触发器，加法计数器进位信号从Q端引入；减法计数器借位信号从低一位Q端引入。使用上升沿触发的触发器，加法计数器进位信号从Q端引入；减法计数器借位信号从低一位Q端引入。6.2.1异步二进制计数器2026/7/23161）用JK触发器组成的时序逻辑电路（1）用两片74LS112组成如图6-31所示的时序逻辑电路。（2）CP信号接数字实验箱上的单次脉冲发生器，清0信号由逻辑电平开关控制，计数器的输出信号接LED发光二极管，按照表6-21的顺序进行测试并记录。（3）在图中6-18的CP端输入连续脉冲（f=100KHz），用双踪示波器同时观测CP与Q1、CP与Q2、CP与Q3、Q1与Q2、Q2与Q3的波形，并将观测到的波形画在图6-32中。L1L2L3K7K8511549131410实训6-4：异步时序逻辑电路逻辑功能的分析511542026/7/2317（3）根据状态真值表画出时序图。（4）分析电路的逻辑功能2026/7/23182）用D触发器组成的时序逻辑电路（1）用两片74LS74组成如图所示的时序逻辑电路。（2）CP信号接数字实验箱上的单次脉冲发生器，清0信号由逻辑电平开关控制，计数器的输出信号接LED发光二极管，按照表4-22的顺序进行测试并记录。L1L2L3K1531312861291135612实训6-4：异步时序逻辑电路逻辑功能的分析2026/7/2319（3）根据状态真值表画出时序图。实训6-4：异步时序逻辑电路逻辑功能的分析2026/7/2320同步计数器：所有的触发器受同一个CP脉冲控制。各触发器的翻转与时钟脉冲同步，所以同步计数器工作速度较快，工作频率较高。6.2.2同步二进制计数器2026/7/2321设计步骤：（1）状态转换表CP个数Q2Q1Q0Y0000010010201003011041000510106110071111（2）确定驱动方程（三个下降沿触发的JK触发器）第一级触发器F0：每来一次CP脉冲便翻转一次

J0＝K0＝1第二级触发器F1：Q0＝1时，来一个CP脉冲翻转

J1＝K1＝Qn0第三级触发器F2：Q0＝Q1＝1时，来一个CP脉冲翻转

J2＝K2＝Qn1Qn06.2.2同步二进制计数器设计一个同步二进制（M＝8）加法计数器：2026/7/2322（3）画逻辑电路图输出方程：Y＝当均为1时，Y＝1。

即当计数到第8个脉冲时，计数器被清零，同时由Y端向高一级计数器输出进位信号。6.2.2同步二进制计数器2026/7/2323（4）状态转换图

（5）逻辑功能

从000开始计数，当计数到第8个脉冲时，计数器被清零，同时由Y端向高一级计数器输出进位信号，完成一轮循环计数。因此3位二进制计数器又称为8进制计数器。

同步二进制加法计数器。6.2.2同步二进制计数器2026/7/2324计数10个CP脉冲需要4级触发器，但是4级触发器有16个状态，要按照二－十进制编码的方式计数，计数器必须能够自动跳过6个（1010～1111）无效状态。按照同步时序逻辑电路分析的步骤进行分析。6.2.3同步二-十进制加法计数器2026/7/2325同步时序电路的一般分析方法：（1）观察逻辑图，弄清下列情况：输入、输出变量；组合还是时序电路；同步还是异步；电路是由何种触发器组成的。（2）写特性方程、驱动方程。（3）求状态方程、输出方程。（异步还有时钟方程）（4）写状态转换真值表；画状态转换图、时序图；（5）用文字描述逻辑功能。6.2.4同步时序逻辑电路的分析方法2026/7/2326例：时序电路的逻辑功能

输出变量：Y；是同步时序电路；F1、F2、F3是下降沿触发的JK触发器。（2）特性方程：（1）观察逻辑图。6.2.4同步时序逻辑电路的分析方法2026/7/2327

驱动方程：（2）特性方程：6.2.4同步时序逻辑电路的分析方法2026/7/2328

驱动方程：（3）状态方程：特性方程：（4）输出方程：6.2.4同步时序逻辑电路的分析方法2026/7/2329状态方程：输出方程：（4）状态转换真值表：

101100100110001000011010000001016.2.4同步时序逻辑电路的分析方法2026/7/2330（4）状态转换真值表：

10110010011000100001101000000101CPQ2Q1Q0Y00000100102010030110410005101160000700106.2.4同步时序逻辑电路的分析方法2026/7/2331（5）状态转换图：

101100100110001000011010000001012026/7/2332自启动功能：无效状态能自动进入有效状态。（6）逻辑功能：

6个有效状态循环，且计数状态随CP脉冲个数以二进制数增加------同步六进制加法计数器。6.2.4同步时序逻辑电路的分析方法2026/7/2333（7）时序图：6.2.4同步时序逻辑电路的分析方法2026/7/2334（1）观察逻辑图：电路类型；组成电路的触发器类型。（2）写特性方程、驱动方程。（3）求状态方程、输出方程。（异步还有时钟方程）（4）写状态转换真值表；画状态转换图、时序图；（5）