CN115050405B 一种读写控制电路、控制方法、芯片及电子设备 （西安芯海微电子科技有限公司）

路8号泰维智链中心二期北楼10层所述缓存模块中将写操作对应的数据写入存储2从所述缓存模块中将写操作对应的数据写入存储器，包括：当连续两次若当前不存在待执行的读操作，则执行将所述第一级写缓存单接收第一操作指令，并确定所述第一操作指令为写操作，则执行将所述第一操作指令对应的数据存储在所述第一级写缓接收第二操作指令，并确定所述第二操作指令为读操作，若所所述第二操作指令执行完毕后，若当前不存在待执行的读操作，则将挂接收第三操作指令，并确定所述第三操作指令为读操作，接收第四操作指令，并确定所述第四操作指令为写操作，则在若当前不存在待执行的读操作，则执行将所述第一级写缓存单接收第五操作指令，并确定所述第五操作指令为写操作，则执行将所述第五操作指令对应的数据存储在所述第一级写缓若当前不存在待执行的读操作，则执行将所述第一级写缓存单在执行将所述第一级写缓存单元当前存储的数据写入所述第二级写缓存单元的操作3若不满足所述相邻条件，则将所述第二数据写入所述存储器，当所述缓存模块中存在读操作所需的数据时，从所述缓存模块中获取所述所需的数当所述缓存模块中不存在读操作所需的数据时，从所述存储器中读取所述所需的数对于所述第一级写缓存单元：判断当前读操作对应的读地址与所述对于所述第二级写缓存单元：判断当前读操作对应的读地址与所述在所述判断当前读操作对应的读地址与所述第二级写缓存单元的数据对应的地址是对于所述读缓存单元：判断当前读操作对应的读地址与所述读缓基于当前读操作对应的读地址，从所述存储器中读取所述读地将所述读地址的数据作为当前读操作所需的数据写回，并将所述相所述第一级写缓存单元的输入端与总线连接，输出端分别连接所述所述第二级写缓存单元的输入端与所述第一数据选择器的输出端连接，输出端4连接所述写数据选择控制电路的输入端和所述第三数据选择器所述读缓存单元的输入端与所述存储器连接，输出端与所述第四数据所述第一数据选择器的输入端还与总线连接，输出端还与所述写数所述第二数据选择器的输入端还与所述第三数据选择器的输出端所述第三数据选择器的输入端还与所述第四数据选择器的输所述写数据选择控制电路的输出端还与所述存5令并将所述第一操作指令对应的数据存储在所述第一级写6令并将所述第五操作指令对应的数据存储在所述第一级写[0025]在执行将所述第一级写缓存单元当前存储的数据写入所述第二级写缓存单元的[0039]在所述判断当前读操作对应的读地址与所述第二级写缓存单元的数据对应的地78相互依存关系。[0075]本申请实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性9[0085]参照图2所示的缓存模块示意图，缓存模块可以包括第一级写缓存单元和第二级写缓存单元。作为一种示例，第一级写缓存单元和第二级写缓存单元存储的数据可以为级写缓存单元当前存储的数据写入第二级写总线中触发另一写操作对应的第六操作指令或不触发任何操作(即不存在待执行的读操作)，则读写控制电路可以执行将第一级写缓存单元当前存储的数据写入第二级写缓存单将第一级写缓存单元当前存储的数据写入第二级写缓存单元的操作时[0115]作为一种示例，AHB总线发起的读写操作的地址可以如0xXXXX_XXX0、0xXXXX_XXX4、0xXXXX_XXX8和0xXXXX_XXXC，每个地址对应32bit的数据，其中，0xXXXX_XXX0和64bit)中寻址到同一物理地址，相邻的两个地址对应的共64bit的数据存储在寻址到的同第一数据)的地址是否和已缓存于第二级写缓存单元的数据(即上述第二数据)的地址满足[0117]如果满足，表明在SRAM中寻址一次即可访问到相应位置，并将64bit的数据写入写入的32bit的数据写入第二级写缓存单元，等待与其相邻的另一32bit的数据一齐写入明该数据为读操作所需的数据，则可以从缓存模块中获取该数据作为读操作的结果并写[0135]当读缓存单元与上述第一级写缓存单元、第二级写缓存单元相结合时，如图4所[0136]在判断当前读操作对应的读地址与第二级写缓存单元的数据对应的地址是否相[0142]基于当前读操作对应的读地址，从存储器中读取读地址及其相邻存储位置的数[0145]第一级写缓存单元的输入端可以与AHB总线连接，输出端分别与第一数据选择器[0149]第二数据选择器的输入端可以分别与第一级写缓存单元[0150]第三数据选择器的输入端可以分别与第二级写缓存单元电平且HADDR存在地址相位时表示AHB总线发出写操作，HWRITE为低电平且HADDR存在地址[0157](2)当连续两次写入的是相邻的两个地址的数据时，可以一齐将两个地址的数据[0158]图8示出了未采用本申请提供的读写控制电路时的系统时序图，其中，addr0和总线的2次读操作/写操作仅触发了SRAM的1次读操作/写操作(addr0和addr1触发一个WR，令并将所述第一操作指令对应的数据存储在所述第一级写令并将所述第五操作指令对应的数据存储在所述第一级写[0193]在所述判断当前读操作对应的读地址与所述第二级写缓存单元的数据对应的地