CN115050415B 半导体存储装置及错误检测校正方法 （华邦电子股份有限公司）

JP2000349652A,200US2012151301A1,2012US2012317463A1,2012.本发明提供一种半导体存储装置及错误检位的错误检测校正的第一错误检测校正功能或进行多位的错误检测校正的第二错误检测校正2设定步骤，设定用于选择进行m位的错误检测校正的第一错误检测执行步骤，在读出动作或写入动作时，基于所述选择信息来执转换步骤，在切换从所述第一错误检测校正功能向所述第二错所述选择信息规定用于选择所述第一错误检测校正功能的存储单元阵列的第一地址空间及用于选择所述第二错误检测校正功能所述执行步骤基于与读出动作或写入动作的地址对应的所述第一地址空间或所述第所述转换步骤从所述存储单元阵列将所述第一数据读出至页缓冲器/感测电路，使所换的所述第二数据写入至所述存储单元阵列所述第一错误检测校正功能是利用汉明码进行1位的错误检测校正，所述第二错误检所述存储单元阵列是包含常规区域与备用区域的与非型的存储单元阵列，在区域中存储有通过所述第一错误检测校正功能或所述第二错误检测校正功能生成的奇偶错误检测校正电路，包含进行m位的错误检测校正的第设定寄存器，设定用于选择所述第一错误检测校正功能或所述第二错控制器，在读出动作或写入动作时，基于所述选择信息来执行所转换部件，在切换从所述第一错误检测校正功能向所述第二错3所述选择信息规定用于选择所述第一错误检测校正功能的所述存储单元阵列的第一地址空间及用于选择所述第二错误检测校正功能的所述存储单元阵列的第所述控制器基于与读出动作或写入动作的地址对应的所述第一地址空间或所述第二所述转换部件从所述存储单元阵列将所述第一数据读出至页缓冲器/感测电路，使所4[0001]本发明涉及一种与非(NAND)型闪速存储器的半导体存储装置及错误检测校正方[0004]在读出动作中，将从存储单元阵列20的选择页读出的数据保持在页缓冲器/感测写入电路48基于保持在错误寄存器46的错误信息，将经校正的数据写回至页缓冲器/感测核心44生成从页缓冲器/感测电路30传输的数据的代码(奇偶校验位)，写入电路48将所生页缓冲器/感测电路30的数据编程至存储单入或读出的性能的并存的半导体存储装置及错误检行m位的错误检测校正的第一错误检测校正功能或进行n位的错误检测校正的第二错误检于所述选择信息来执行所述第一错误检测校正功能或所述第二错误检测校5的错误检测校正的第一错误检测校正功能及进行n位的错误检测校正的第二错误检测校正信息来执行所述第一错误检测校正功能或所述第二例如可通过根据产品生命周期等切换错误检测校正能力来实现与读出或写入动作的性能6器(microcontroller)、逻辑、专用集成电路(ApplicationSpecificIntegrated应编程的数据的错误校正代码的生成或基于所述错误校正代码所读出的数据的错误检测出电路120接收的命令(指令)或施加至控制端子的控制信号来对各部进行控制；字线选择虽未图示但闪速存储器100包括内部电压产生电路，所述内部电压产生电路生成数据的读7对应的字线，位线侧选择晶体管及源极线侧选择晶体管的各栅极分别连接于选择栅极线中，对选择字线施加高电压的编程电压Vpgm(例如15V～20V)，对非选择的字线施加中间电20V)。第二ECC部134从控制器150分别供给第一使能信号EN_1及第二使能信号EN_2。第一ECC部132在第一使能信号EN_1为第一逻辑状态时被使能，在第一使能信号EN_1为第二逻辑状态EN_2为第二逻辑状态时被禁能。第一ECC部132及第二ECC部134与所供给的内部时钟信号[0066]设定寄存器190设定用于选择第一ECC部132或第二ECC部134的动作的选择信息，的选择信息改写。当经由输入输出电路120从主计算机接收到设定寄存器的写入指令及写当生命周期达到后半段而产生存储器单元的经年劣化时，预测错误发生频率会因此增加。8中所保持的数据经由输入输出电路120而[0071]在图5中示出了页缓冲器/感测电路170的数据结构例。页缓冲器/感测电路170例部132使用汉明码进行单个位的错误检测校正，第二ECC部134使用BCH码进行8位的错误检[0075]图6是说明基于本发明第一实施例的ECC电路的错误检测校正能力的切换动作的[0076]控制器150参照设定寄存器190的选择信息，经由使能信号EN_1来使能第一ECC部9132切换至第二ECC部134的情况下，无法利用第二ECC部134对由第一ECC部132编码的数据校正代码转换为由第二ECC部134生成的错误校[0082]此种数据转换是针对关于保存在存储单元阵列110的第一ECC部132的所有数据实错误校正功能从第一ECC部132向第二EC先设定地址空间和与其对应的标志的关系。地址空间规定存储单元阵列110的行地址的范进行读出或写入动作时，从外部经由输入输出电路120输入用于读出或写入的指令或地址如主机侧计算机以块为单位来管理存储单元阵列的数据改写次数或擦除次数那样的情况置多项式的根并搜索错误位置的错误位置搜索部330、以及基于搜索到的错误位置将所校正的数据写回至页缓冲器/感测电路170的错误位校正部几里得互除计算部320将错误位置多项式的计算结果与表示计算结束的结束信号EUC_E输由输出端子DATA_OUT将页缓冲器/感测电路170的数期，错误校正需要48个时钟周期，整体上需要422个时钟周期。在时钟信号CLK的频率为[0095]在所述实施例中，例示了使用汉明码的错误检测校正与使用BCH码的错误检测校132的错误检测校正功能＜基于第二ECC部134的错误检测校正功能的关系，则第一ECC部