CN115084267B Soi ldmos器件及其制造方法 （华虹半导体(无锡)有限公司）

本发明公开了一种SOILDMOS器件形成于混源区形成于半导体衬底中，漏区形成于SOI衬底半导体顶层中第一漂移子区和形成于半导体衬展并从而降低导通电阻。本发明还公开了一种2所述混合衬底包括SOI区和非隔离区，所述SOI区中具有SOI衬底，所述S所述非隔离区具有由所述半导体主体层和半导体外延层直接叠加形成述非隔离区中的所述半导体顶层和所述介质埋层被去除以及所述半导体外延层和所述半所述源区形成于所述沟道区的表面并和所述沟槽漂移区形成于所述沟道区到所述漏区之间，所述漂移区由第一漂移2.如权利要求1所述的SOILDMOS器件，其特3.如权利要求2所述的SOILDMOS器件，其述第一栅极沟槽的深度小于所述第二栅极沟槽4.如权利要求3所述的SOILDMOS器件，其特征在于：所5.如权利要求4所述的SOILDMOS器件，其特所述第一沟槽栅包括第一多晶硅栅，所述第一多晶硅栅和所述第一栅所述沟槽侧面介质层的宽度大于所述第一栅介质层的厚度，所述第一底所述第一栅极沟槽的第二侧面和所述漂移区接触，通过增加所述沟6.如权利要求1所述的SOILDMOS器件，其特征在漏端沟槽，所述漏区由形成于所述漏端沟槽内侧表面的第一导电类型重掺杂注入区组成，37.如权利要求1所述的SOILDMOS器件，其特征8.如权利要求1所述的SOILDMOS器件，其特征在所述非隔离区形成半导体外延层，所述半导体外延层所述非隔离区外所述SOI区中保持为所述SOI步骤三、采用第二导电类型掺杂的阱区工艺在所述非隔步骤四、在所述非隔离区的所述半导体衬底中形成栅极所述源区形成于所述沟道区的表面并和所述沟槽步骤41、同时定义出所述第一栅极沟槽和所述步骤42、形成第一介质层将所述第一栅极沟槽和所述第二4步骤43、进行第二次刻蚀，所述第二次刻蚀对所述第一所述第二次刻蚀完成后，所述第一栅极沟槽的第一侧面露出由所述第一底部介质层之上位于所述第一栅极沟槽的第二侧面上保留的所述第一介所述第二栅极沟槽的顶部部分的第一侧面和第二侧面都暴露以及所述第二栅极沟槽步骤44、进行第三次刻蚀对所述第二栅极沟槽的顶部部步骤45、在所述第一栅极子沟槽的第一侧面形成第一栅步骤46、在所述第一栅极子沟槽中形成第一多晶硅栅以及步骤45中，采用热氧化工艺同时形成所述第一栅介对所述半导体顶层进行刻蚀在所述漏区的形成区域中形成所述源漏注入在所述漏端沟槽内侧表面形成第一导电类型重掺杂注入区并由形成于括在所述漂移区的顶部表面上形成半绝缘多晶硅子存储层的离子注入的光罩和所述源区的离子注入的5介质埋层102形成于所述半导体主体层101表面，所述半导体顶层103形成于所述介质埋层[0010]在源区、漏区和多晶硅栅105的顶部分别形成有正面金属层106并分别引出源极、[0013]本发明所要解决的技术问题是提供一种SOILDMOS器件，能使导通电流路径得到6[0016]所述非隔离区具有由所述半导体主体层和半导体外延层直接叠加形成半导体衬移子区组成，所述第一漂移子区由形成于所述半导体顶层中的第一导电类型掺杂区组成；78[0052]由保留在所述第一栅极沟槽的底部表面上的所述第一介质层作为第一底部介质[0053]由所述第一底部介质层之上位于所述第一栅极沟槽的第二侧面上保留的所述第[0054]所述第二栅极沟槽的顶部部分的第一侧面和第二侧面都暴露以及所述第二栅极质层以及底部的所述半导体衬底继续进行刻蚀并形成所子沟槽的第一侧面和第二侧面形成第二栅介质层以及底部表面形[0062]所述源漏注入在所述漏端沟槽内侧表面形成第一导电类型重掺杂注入区并由形明采用了同时包括SOI衬底和半导体衬底的混合衬底，半导体衬底中不具有介质埋层从而[0068]本发明能在和漂移区接触的第一沟槽栅的第一栅极沟槽的侧面上设置宽度较大9[0070]本发明还能在沟道区底部设置载流子存储层，从而能进一步降低器件的导通电[0071]本发明还能在器件表面采用半绝缘多晶硅(Semi-InsulatingPolycrystalline[0075]图3A-图3K是本发明实施例SOILDMOS器件的制造方法的各步骤中的器件结构示[0076]如图2所示，是本发明实施例SOILDMOS器件的结构示意图；本发明实施例SOI导体主体层201、所述半导体顶层203和后续的半导体外延层204的材料也能其他半导体材[0079]所述非隔离区301具有由所述半导体主体层201和半导体外延层204直接叠加形成所述半导体外延层204和所述半导体主体层201直接接触。所述半导体外延层204的形成区第二漂移子区组成，所述第一漂移子区由形成于所述半导体顶层203中的第一导电类型掺沟槽208的第一侧面和第二侧面之间间隔有第二栅介质层211b，所述第二多晶硅栅212b和沟槽207的第一侧面之间间隔有第一栅介质层211a，所述第一多晶硅栅212a和所述第一栅介质层209和所述第一底部介质层210都由图3F所示的所述第一介质层304刻蚀形成且所述[0089]所述沟槽侧面介质层209的宽度大于所述第一栅介质层211a的厚度，所述第一底部介质层210的厚度大于所述第一栅介质层2[0090]所述第一栅极沟槽207的第二侧面和所述漂移区接触，通过增加所述沟槽侧面介耐压规格直接相关，能根据不同的器件耐压需求对所述沟槽侧面介质层209的尺寸进行定由形成于所述漏端沟槽213内侧表面的第一导电类型重掺杂注入区组成，用以增加漏端导[0093]在一些实施例中，在所述漂移区的顶部表面上形成有半绝缘多晶硅层(Semi-[0094]在一些实施例中，在所述沟道区206的底部表面形成有第一导电类型重掺杂的载流子存储层216，所述载流子存储层216的离子注入的光罩和所述源区214的离子注入的光[0096]所述第一多晶硅栅212a和所述第二多晶硅栅212b的顶部的所述正面金属层218会连接在一起并都连接到栅极，实现所述第一多晶硅栅212a和所述第二多晶硅栅212b的并发明实施例采用了同时包括SOI衬底和半导体衬底205的混合衬底，半导体衬底205中不具从漏区215到沟道区206的方向上会得到扩展，能使导通电流路径的范围不受半导体顶层[0099]由于本发明实施例的栅极结构形成于非隔离区301，故栅极结构的深度也不受半导体顶层203的厚度限制，从而形成能形成多个深度逐渐变化沟槽栅，从而能提升电流密[0100]本发明实施例还能形成漏端沟槽213，使漏区215由形成于漏端沟槽213内侧表面[0101]本发明实施例能在和漂移区接触的第一沟槽栅的第一栅极沟槽207的侧面上设置[0102]本发明实施例的漏区215位于SOI衬底上，器件的纵向耐压则依然由介质埋层202[0104]本发明实施例还能在器件表面采用半绝缘多晶硅作为钝化层，能有效屏蔽外电[0105]如图3A至图3K所示，是本发明实施例SOILDMOS器件的制造方法的各步骤中的器半导体顶层203进行第一导电类型离子注入形成所述第一漂移子区所需的第一导电类型掺所述半导体衬底205进行第一导电类型离子注入形成所述第二漂移子区所需的第一导电类极沟槽207的深度小于所述第二栅极沟槽208的形成区域，之后进行第一次刻蚀同时形成所述第一栅极沟槽207以及所述第二栅极沟槽和所述第二栅极沟槽208中的所述第一介质[0125]所述第二次刻蚀完成后，所述第一栅极沟槽207的第一侧面露出以及所述第一介质层304保留在所述第一栅极沟槽207的第[0127]由保留在所述第一栅极沟槽207的底部表面上的所述第一介质层304作为第一底[0128]由所述第一底部介质层210之上位于所述第一栅极沟槽207的第二侧面上保留的所述第一介质层304作为沟槽侧面介质层209；所述第一栅极沟槽207的第二侧面和所述漂[0129]所述第二栅极沟槽208的顶部部分208a的第一侧面和第二侧面都暴露以及所述第二栅极沟槽208的顶部部分208a的底部表面保留有剩余的所述第部剩余的所述第一介质层304以及底部的所述半导体衬底205继续进行刻蚀并形成所述第[0134]步骤五、如图3K所示，进行第一导电类型重掺杂的源漏注入形成源区214和漏区[0139]所述源漏注入在所述漏端沟槽213内侧表面形成第一导电类型重掺杂注入区并由[0141]还包括在所述沟道区206的底部表面形成有第一导