CN115835626B 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 （北京超弦存储器研究院）

US5977580A,1999.11.02线沿着垂直于所述衬底的方向延伸且贯穿不同第一电极和所述第二电极之间的沟道为水平沟管的半导体层在垂直于所述衬底的方向上间隔以减轻或去除层间的寄生电容，增强器件稳定2提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的通过干法刻蚀所述通孔内的所述牺牲层，使得位于所述绝缘层的通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层，3所述晶体管包括栅电极、环绕所述栅电极侧壁的半导体层，设置在4每个所述晶体管的所述栅电极为所述字线的一部分，所述多个晶所述字线包括沿着通孔延伸的第一部分，以及位于每个所述栅极绝缘层14.根据权利要求13所述的3D堆叠的半导体器件，其特征在于，所述半导体器件还包沿着垂直衬底的方向从下至上依次交替分布的贯穿各所述绝缘层和各所述导电层的通孔，所述通孔中从内到外依次分布有所述字所述多个半导体层沿着垂直衬底的方向延伸且在所述绝缘层的侧所述导电层包括相互间隔的第一导电部和第二导电部，所述第一导电所述导电层在所述通孔内仅露出侧壁，所述绝缘层在所述通孔露露出在所述通孔中的所述绝缘层的上下两个表面的全部或部分区域且不分布在所述绝缘所述导电层的侧壁且所述导电层和所述绝缘层接触区域被横向刻蚀形成沿着横向的凹陷5[0002]随着动态随机存取存储器(DynamicRandomAcessMemory，DRAM)技术步入10纳各样的问题，随着堆叠层数增加，阵列越大越紧密，不同层间的寄生金属氧化物半导体元的所述晶体管的半导体层在垂直于所述衬底的方6[0016]刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电绝缘层的所述通孔内的所述半导体层和所述栅极[0023]通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺[0024]通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝7[0027]通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝面且不分布在所述绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间8[0057]图4A为一示例性实施例提供的去除电容区域的第一绝缘层后沿平行于衬底方向[0058]图4B为一示例性实施例提供的去除电容区域的第一绝缘层后沿aa’方向的截面9[0072]图9C为一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿aa’方向的截面[0076]图11B为另一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿aa’方向的截[0077]图11C为另一示例性实施例提供的刻蚀半导体层和栅极绝缘层后沿bb’方向的截等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具情况可以适当地更换。使用相同的材料成一个膜层并通过同一次图案化工艺同时形成具有连接关部分相邻层的所述存储单元的所述晶体管的半导体层23在垂直于所述衬底的方向上间隔程中局部可能存在弯曲的区域也包含在本申请上述所述直于所述衬底方向延伸的环形的半导体层可以是半导体层23仅沿垂直于衬底的方向延伸，所述字线40的侧壁且分别位于沿垂直所述衬底的方向延伸的不[0117]在一示例性实施例中，不同层的晶体管的所述栅电极26为缘层为位于所述栅电极26和所述半导体层23之间的栅极绝缘层24。本实施例提供的方案，第二端部202的正投影位于所述中间部203的正投影内。栅电极26呈现两端小中间大的形23环绕的区域中包括两个端部(第一端部201和第二端部202)和位于所述两个端部之间的[0136]S101)在衬底上依次交替沉积第一绝缘薄膜10和第一导电薄膜11形成叠层结构，[0139]在一示例性实施例中，所述第一绝缘薄膜10可以是low_K介质层，即介电常数K<[0140]在一示例性实施例中，所述第一导电薄膜11可以包括但不限于氮化钛(TiN)/钨[0142]S102)对所述第一导电薄膜11进行构图形成导电层12，所述导电层12可以包括位第二子部22在后续形成相邻的另一晶体管的第一电极51和第二电极52，如图3A和图3B所[0144]S103)对所述第一绝缘薄膜10进行构图，去除位于电容区域100的第一绝缘薄膜10，暴露出所述第一子部21远离所述位线30的一端(包括第一子部[0157]S106)朝远离所述通孔的方向刻蚀所述导电层12，对所述通孔K1位于导电层12的MOS区域300侧壁的半导体层23和栅极绝缘层24时对MOS沟道区域200的半导体层23的保护[0166]在一示例性实施例中，所述栅绝缘薄膜可以是High_K介质材料，即介电常数K≥[0167]在一示例性实施例中，所述牺牲层薄膜包括但不限于以下至少之一：氧化铟锡[0168]在一示例性实施例中，所述半导体层23沿所述通孔K1的径向的厚度可以为3nm±10所述栅极绝缘层24沿所述通孔K1的径向的厚度可以是10nm±10此处仅为示例，半异性的干法刻蚀)三步刻蚀进行寄生MOS区域300侧壁的半导体层23和栅极绝缘层24的去法刻蚀寄生MOS区域300的半导体层23和栅极绝缘层24时，可能会挡住下一层寄生MOS区域通孔K1侧壁保留的牺牲层25进行回刻(recess)，且回刻时保留部分牺牲层25作为MOS沟道区域200的半导体层23和栅极绝缘层24的保护层，避免后续干法刻蚀寄生MOS区域300的半为各向异性的干法刻蚀)和湿法刻蚀(且为各向同性的湿法刻蚀)两步刻蚀进行寄生MOS区的通孔K1的侧壁的牺牲层25会被完全刻蚀，MOS沟道区域200侧壁的牺牲层25会保留部分，质量百分比在120％区间内的HCl对ITO薄膜的刻蚀速率很慢，对IGZO薄膜的刻蚀速率[0192]所述形成第三绝缘层27包括：在所述通孔K1沉积栅绝缘薄[0193]刻蚀去除覆盖在所述牺牲层25朝向所述通孔K1一侧的第三绝缘层27，如图13B所[0195]在一示例性实施例中，所述栅绝缘薄膜可以是High_K介质材料，即介电常数K≥除位于所述绝缘层的所述通孔内的所述半导体层和所述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包[0210]通过湿法刻蚀对位于所述导电层的通孔内的所述牺牲层进行刻蚀以减薄所述牺[0211]通过干法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝述牺牲层，刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层包[0214]通过湿法刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝不同区域沿着垂直衬底方向延伸的所述多个半第二导电部分别为所述晶体管的第一电极51和第二电极52(第一电极51和第二电极52其中绝缘层14的接触区域被横向刻蚀形成沿着横向的凹陷区域可以是绝缘层14和导电层12均[0236]上述半导体器件可以和电容器组成1T1C的存储结构，或者，和其他晶体管组成