交通灯控制与显示电路综合设计实验编写人佘新平长

交通灯控制与显示电路综合设计实验编写人：佘新平｜长江大学电工电子实验教学示范中心Contents实验目录交通灯控制与显示电路综合设计实验01实验概述与目标02方案设计基础03组合逻辑电路实现04时序逻辑电路设计05FPGA系统集成06仿真与硬件调试CHAPTER01实验概述与目标构建数字系统设计的完整认知框架CoreObjectives实验核心目标本实验通过"理论设计-软件仿真-硬件实现"三阶训练体系，培养数字电路系统级设计能力，重点突破组合/时序电路协同设计、可编程器件应用、故障诊断三大核心技能。数字电路实验箱·逻辑门芯片与数码管组件01掌握组合逻辑电路设计方法：能根据真值表推导逻辑表达式，并完成门电路级实现与功能验证02掌握时序逻辑电路设计方法：能独立完成状态机编码、触发器选型与时序电路调试03具备数字系统综合设计能力：能协调控制电路、显示电路、定时电路等子系统协同工作04学会数字电路软件仿真：熟练使用Proteus进行电路建模、时序分析与功能验证05掌握硬件安装调试技能：能独立完成电路焊接、信号检测与常见故障排查IMPLEMENTATION实验实施流程采用'方案设计→单元电路验证→系统集成→FPGA实现'四阶递进模式，每个阶段设置里程碑验收节点，确保设计风险前置化管控，硬件调试效率提升40%以上。01课外4学时方案设计完成系统框图绘制、器件选型与接口定义，提交设计文档供教师审核02课内4学时组合电路实现先进行Proteus仿真验证逻辑功能，再搭建硬件电路测试信号传输03课内4学时时序电路设计重点解决状态机编码与时钟同步问题，需通过示波器观测时序波形04课内4学时FPGA系统集成使用VerilogHDL编写控制逻辑，通过引脚约束完成硬件下载与联调Proteus电路仿真验证🔧虚拟仪器调试📊逻辑分析仪观测⚡信号完整性验证✓功能正确性确认仿真验证是硬件实现前的关键步骤Components实验元器件配置提供"传统数字芯片+FPGA"双技术路径，传统方案侧重电路原理验证，FPGA方案侧重系统级设计能力培养，两种方案在成本、开发周期、可扩展性方面形成互补。01中小规模集成电路74LS192十进制计数器：2片构成倒计时电路，支持异步清零与同步置数74LS138译码器：用于状态译码与数码管驱动，需配合限流电阻74LS00/04/08逻辑门：实现组合逻辑控制，建议备用2片02CPLD/FPGA方案XC7A35T开发板：配备50MHz晶振与GPIO，支持Vivado工具链数码管驱动模块：8位共阳数码管动态扫描，配置段码与位选信号交通灯模拟模块：12路LED灯组，通过ULN2003达林顿管驱动74LS192十进制计数器芯片Chapter02方案设计基础从需求分析到系统架构的工程化设计路径PROBLEMMODELING交通灯控制问题建模十字路口交通灯控制本质是四状态有限状态机设计问题，需满足状态互锁、最小绿灯时间、黄灯缓冲等安全约束，同时预留紧急控制、时间预置等扩展接口。十字路口交通灯实际运行场景01基本功能要求：东西/南北方向红绿黄灯按"绿→黄→红→绿"顺序循环，每个状态持续时间可独立设置30s/5s/35s02安全约束条件：必须实现电气互锁与逻辑互锁双重保护，确保任何时刻最多只有一个方向绿灯通行双重互锁03状态转移规则：状态切换由倒计时电路触发，计时归零时产生跳转信号并重置下一状态计时初值倒计时触发04显示接口规范：每组交通灯配备数码管倒计时显示，采用动态扫描方式驱动，刷新率≥50Hz避免闪烁≥50HzExtensionModules扩展功能设计策略扩展功能通过"中断优先级仲裁+参数化配置+故障诊断"三层设计提升系统实用性，其中紧急控制采用状态冻结与恢复机制，时间预置通过可重载计数器实现，故障报警基于输出状态校验。紧急车辆优先控制设置硬件中断开关，触发时强制东西/南北方向红灯全亮，倒计时暂停并锁存当前状态，中断解除后自动恢复原状态循环。状态冻结恢复信号灯时间预置采用可重载计数器实现，通过拨码开关或键盘输入修改各状态持续时间参数，修改后立即生效无需重启系统。可重载计数器故障自诊断报警实时监测各灯组驱动信号，检测到红灯常亮超阈值或绿黄灯同时点亮等异常时，触发蜂鸣器报警并记录故障代码。输出状态校验SYSTEMARCHITECTURE系统设计任务分解采用"倒计时电路-状态产生电路-译码显示电路"三级模块分解策略，通过标准化接口定义实现模块间松耦合，便于分步验证与故障隔离。模块接口定义表模块名称输入信号输出信号核心功能倒计时电路CLK(1Hz),LOAD,预置数BCD码,计时结束信号60秒倒计时与归零触发状态产生电路计时结束信号,CLK2位状态编码四状态循环控制译码显示电路状态编码,BCD码灯控信号,段码信号译码与显示驱动MODULEDETAILS倒计时电路模块采用两片74LS192级联构成60秒倒计时，输出BCD码驱动数码管显示，计时归零时产生LOAD信号触发状态切换60秒倒计时状态产生电路模块基于JK触发器设计2位二进制计数器，接收倒计时结束信号作为时钟脉冲，输出4种状态编码控制交通灯4种状态编码译码显示电路模块将状态编码译为红黄绿灯驱动信号，同时生成数码管段码，需考虑共阳共阴数码管的驱动电路差异RGB灯控驱动CHAPTER03组合逻辑电路实现从真值表到门电路的精确映射方法METHODOLOGY组合逻辑电路设计方法论组合逻辑设计遵循"需求→真值表→表达式→电路"四步法，交通灯互锁条件产生的无关项（如双绿灯状态）可作为优化变量，通过卡诺图化简可平均减少40%门电路用量。卡诺图化简教学板书实拍01真值表构建：以2位状态编码为输入，6路交通灯信号为输出，列出16种输入组合下的输出响应，标注互锁状态为无关项（don'tcare）02逻辑表达式推导：对每个输出变量单独绘制卡诺图，利用无关项进行最大圈组化简，优先选择与非门实现以降低芯片种类03门电路选型策略：根据化简结果选择74系列芯片，例如74LS00（四2输入与非门）、74LS20（双4输入与非门），需考虑扇出系数与功耗限制04竞争冒险消除：在关键路径增加冗余项或接入滤波电容，例如东西/南北红灯互锁信号需添加10nF电容消除毛刺STATEENCODING交通灯状态编码设计状态编码需在触发器数量、译码复杂度、抗干扰能力间权衡，二进制编码节省硬件资源但译码复杂，One-hot编码增加触发器用量但简化输出逻辑，交通灯系统推荐采用One-hot编码提升可靠性。01状态定义与转移：S0(东西绿/南北红)→S1(东西黄/南北红)→S2(东西红/南北绿)→S3(东西红/南北黄)→S0循环，转移条件均为倒计时归零02二进制编码方案：使用2位二进制数（00/01/10/11）表示4个状态，需2个触发器，状态译码需4个与门实现03One-hot编码方案：每个状态对应1个触发器（1000/0100/0010/0001），需4个触发器但输出直接驱动灯控信号，无需额外译码电路04编码选择建议：推荐使用One-hot编码，虽多消耗2个触发器，但能消除竞争冒险，且FPGA实现时逻辑单元利用率更高状态转移图·S0→S1→S2→S3循环LOGICDERIVATION逻辑表达式推导实例以东西方向红灯控制为例，通过卡诺图化简得到R_EW=S2+S3+S1·C，转换为与非-与非形式后仅需2片74LS00即可实现，相比直接实现节省50%芯片用量。01东西红灯表达式：R_EW=S2+S3+S1·C，卡诺图化简时利用S0/S1状态的无关项进行最大圈组S2+S3+S1·C02与非-与非转换：改写为R_EW=((S2)'·(S3)'·(S1·C)')'，使用74LS00双2输入与非门，需3个门电路74LS0003南北绿灯互锁：G_NS=S2·(R_EW)'，通过与非门实现互锁逻辑，确保东西红灯未点亮时南北绿灯无法导通G_NS04黄灯缓冲设计：Y_EW=S1·CLK，通过与门实现黄灯闪烁功能，频率由555定时器提供1HzCLK门电路实验连接场景CHAPTER04时序逻辑电路设计状态记忆与同步控制的实现方法CIRCUITDESIGN倒计时电路设计详解采用两片74LS192级联构成60秒倒计时电路，通过同步置数功能加载状态时间参数，借位输出信号作为状态切换触发源，需解决开关抖动与级联同步两大工程问题。01级联设计：个位计数器（U1）的借位输出（BO'）连接十位计数器（U2）的DOWN端，实现00-59秒倒计时，十位预置数5、个位预置数902预置数加载：状态切换时通过LOAD'端同步加载下一状态的倒计时初值（如绿灯30秒加载00110000），需确保LOAD'信号宽度≥1个时钟周期03时钟信号处理：1Hz时钟接入个位计数器DOWN端，建议使用555定时器产生方波，通过RC滤波消除毛刺04抗抖动设计：预置数开关需并联10μF电容消除机械抖动，或改用74LS175锁存器保持预置数值稳定74LS192计数器电路连接实拍CircuitDesign状态产生电路设计方法基于JK触发器设计2位二进制状态机，通过激励表推导得到J0=K0=1、J1=K1=Q0的激励方程，采用倒计时结束信号作为时钟源，需解决时钟同步与状态竞争问题。01状态转移图：S0(00)→S1(01)→S2(10)→S3(11)→S0(00)循环，转移条件均为倒计时归零信号（T=0）02激励表推导：根据JK触发器特性方程Q*=JQ'+K'Q，列出当前状态与下一状态对应的J、K激励值，化简得J0=K0=1、J1=K1=Q003时钟同步设计：将倒计时结束信号（T=0）作为两个触发器的公共时钟，需添加施密特触发器整形为陡峭时钟边沿04状态竞争消除：在时钟路径添加100Ω串联电阻与22pF电容构成低通滤波，消除时钟信号过冲引起的误触发JK触发器实验电路连接实拍DesignFlowFPGA设计流程详解FPGA设计遵循'RTL编码→逻辑综合→布局布线→硬件下载'四阶流程，时序约束（如1Hz时钟周期定义）是保证系统稳定性的关键，Vivado工具链提供从代码编辑到比特流生成的全流程支持。01RTL设计阶段使用VerilogHDL描述交通灯状态机，采用三段式编码风格，添加复位信号确保上电初始状态可控02逻辑综合设置选择XC7A35T目标器件，优化目标设为Area节省资源，启用FanoutOptimization改善高扇出信号03布局布线约束添加1Hz时钟period约束，对输出引脚添加IOB约束减少延迟，关键路径添加false_path04比特流生成配置JTAG下载模式与启动时钟，启用配置回读便于调试，生成.bit文件下载到开发板Vivado工具链—FPGA设计全流程支持HARDWAREDESCRIPTIONLANGUAGEVerilogHDL代码架构采用三段式状态机编码风格（时序逻辑→次态逻辑→输出逻辑），通过parameter定义状态编码便于修改，同步复位设计确保上电初始状态可控，one-hot编码提升FPGA实现效率。01状态寄存器段：always@(posedgeclkorposedgerst)实现同步复位，上电时强制进入S0状态，避免不确定状态导致的系统失控。02次态逻辑段：always@(*)根据当前状态与倒计时信号计算次态，使用case语句描述状态转移关系，添加default分支防止进入非法状态。03输出逻辑段：assign语句生成交通灯控制信号，采用one-hot编码直接映射（如R_EW=state[S2]|state[S3]），避免译码电路引入的竞争冒险。04倒计时模块：使用reg[7:0]counter实现8位倒计时计数器，通过比较器判断归零时刻，产生state_change信号触发状态切换。VerilogHDL代码编辑器工作场景PinConfigurationFPGA引脚配置与约束引脚配置需解决电平匹配、驱动能力、时序约束三大工程问题，通过XDC约束文件定义物理引脚与电气特性，LED驱动需计算限流电阻，数码管扫描需添加驱动电路，时钟信号需添加period约束。📍01引脚映射将12路交通灯信号分配至Bank34GPIO，数码管段码分配至Bank35。合理规划Bank资源，避免跨Bank时序违例。Bank34/35⚙️02XDC约束PACKAGE_PIN与IOSTANDARD定义引脚电气特性，确保电平匹配。同时配置DRIVE_STRENGTH和SLEW_RATE优化信号完整性。LVCMOS33💡03LED驱动限流电阻R=(3.3−2.0)/0.01=130Ω，建议选用150Ω标准阻值。LED正向压降约2V，工作电流10mA，确保亮度均匀且不过载。R=150Ω🔢04数码管驱动8位共阳数码管动态扫描需三极管驱动位选，74HC573锁存段码。扫描频率需≥100Hz消除视觉闪烁，段码电流需限流保护。≥100HzFPGA引脚分配表信号名称FPGA引脚Bank电平标准R_EW(东西红灯)U1634LVCMOS33G_EW(东西绿灯)U1534LVCMOS33Y_EW(东西黄灯)V1634LVCMOS33SEG_A(数码管段码A)V1735LVCMOS33DIG1(数码管位选1)W1735LVCMOS33明确信号与FPGA物理引脚的映射关系，确保电平匹配与驱动能力Chapter06仿真与硬件调试从虚拟验证到物理实现的全流程测试方法SIMULATIONProteus电路仿真实践Proteus仿真通过虚拟仪器验证电路逻辑功能，重点观测倒计时归零时刻的状态切换同步性、黄灯闪烁频率准确性，以及紧急控制功能的响应延迟，仿真通过是硬件实现的前提条件。Proteus