集成电子技术基础教程 第二篇第3章5

集成电子技术基础2026集成电子技术基础教程第二篇·数字电路和系统第三章组合逻辑电路(5-1)本节内容概览2.3组合逻辑电路·七大核心模块01编码器基本编码器、优先编码器与中规模集成编码器02译码器二进制译码器、二-十进制译码器与显示译码器03数值比较器单级与多级数值比较电路的设计原理04二进制加法器半加器、全加器与多位串行进位加法器05数据分配器和数据选择器多路信号切换与路由控制06奇偶校验器检错编码与数据传输可靠性保障07用可编程逻辑器件设计组合逻辑电路PLD实现组合逻辑的设计方法与实践组合逻辑电路的定义与特征CombinationalLogicCircuits—Definition&Characteristics组合逻辑电路的输出仅由当前输入决定，无记忆功能，可用逻辑函数完整描述。这一特性使其区别于时序电路，也是分析设计方法的根本出发点。01输出仅取决于当前输入一旦输入确定，输出结果即唯一确定，与历史输入序列无关。电路中不含触发器等存储元件，不具备记忆功能。02可用逻辑函数完整描述多输入多输出电路表示为独立的布尔函数表达式，每个输出对应一个函数关系：Yi=F(X1,X2,...,Xn)03常见电路类型丰富包括编码电路、译码电路、加法器、比较器、奇偶校验电路、数据分配器与数据选择器等，构成数字系统的基础模块。组合逻辑电路的分析方法StandardAnalysisMethodforCombinationalLogicCircuits标准分析三步法：写表达式→列真值表→定功能。真值表是连接电路结构与逻辑功能的核心桥梁，所有分析最终都要落到真值表上验证。01WRITEEXPRESSION写逻辑函数表达式从电路图的输入端开始，逐级推导每个门电路的输出表达式，直到得到最终输出的完整布尔函数。02TRUTHTABLE列出真值表将所有输入变量的取值组合代入逻辑表达式，计算每种组合下的输出值，形成完整的输入-输出对应关系表。03DETERMINEFUNCTION确定逻辑功能根据真值表的规律，识别电路实现的特定功能（如编码、译码、比较、运算等），完成从电路到功能的逆向分析。考试分析题按此三步流程给分：表达式正确→真值表完整→功能认定准确Section01编码器2.3.1基本编码器·优先编码器·中规模集成编码器组合逻辑电路05ENCODER编码器的定义与基本原理组合逻辑电路·编码与转换编码器将特定对象变换为二进制码，输入与输出一一对应。基本编码器要求同一时刻仅一个输入有效，否则产生编码混乱，这催生了优先编码器的需求。功能定义将特定对象（如开关状态、按键信号）变换为一组二进制代码的组合逻辑电路，输入与输出之间保持严格的一一对应映射关系。8线-3线编码器实例8个开关量对应3位二进制码。如W5闭合时输出101，W3闭合时输出011。电路本质是由多个或门构成的逻辑阵列。关键约束同一时刻只允许一个输入对象有效，若同时输入两个及以上信号将导致编码混乱，因此实际系统需采用优先编码器解决冲突。8线-3线编码器·输入输出映射输入(开关)输出Y₂Y₁Y₀W₀→000W₁→001W₂→010W₃→011W₄→100W₅→101W₆→110W₇→111为什么需要优先编码器？当多个输入同时有效时，基本编码器无法正确工作。优先编码器通过设定优先级，确保任何时候只编码最高优先级的输入信号。8线-3线编码器真值表与表达式TruthTable&BooleanExpressionsfor8-to-3Encoder真值表揭示了编码器的核心规律：每个输出位是若干输入的或运算结果。从真值表可直接写出最简与-或表达式，进而画出由或门组成的逻辑电路图。8线-3线编码器真值表（关键行）输入W输出YW7W6W5W4W3W2W1W0Y2Y1Y00000000100000000010001000001000100000100001100010000100001000001010100000011010000000111Y2W4+W5+W6+W7Y1W2+W3+W6+W7Y0W1+W3+W5+W7每位输出均为或门结构——编码器本质上是一个或门阵列中规模集成编码器的三种类型按功能与编码规则分为二进制、BCD和优先编码器三大类二进制编码器将2n个特定对象编制成n位二进制代码，如4线-2线、8线-3线、16线-4线编码器，在数字系统中应用极为普遍。典型应用包括存储器地址编码、键盘矩阵扫描、中断请求编码等，是构建数字系统输入接口的核心器件。二-十进制(BCD)编码器将十进制0~9十个数字用4位BCD码表示，实现人机交互中十进制输入到二进制处理的转换桥梁。广泛用于数字万用表、计算器键盘、工业控制面板等需要将人工输入的十进制数转为机器可处理代码的场景。优先编码器允许同时输入两个及以上信号，但只对优先权最高的对象编码，优先级在设计时预先规定，彻底解决编码冲突问题。典型芯片74LS147（BCD优先）和74LS148（8线-3线优先）在中断控制器、键盘接口和多传感器仲裁电路中不可或缺。74LS147和74LS148是最典型的优先编码器芯片，是理解组合逻辑电路的关键ENCODERBCD码优先编码器74LS147详解PriorityEncoder·大数优先·反码输出74LS147采用大数优先原则和反码输出，输入低电平有效。当多个输入同时有效时，仅对优先级最高者编码，从根本上避免了编码冲突。01输入输出约定9个输入W1~W9代表十进制1~9低电平"0"表示有输入4位输出Y3~Y0为BCD码反码无需W0端（全高时自动输出0000）02大数优先原则W9优先级最高、W1最低多个输入同时为低电平时，仅对编号最大者编码忽略其余低优先级信号03反码输出特性输出为BCD码取反W9有效：输出0110反码1001后续电路需电平匹配或加反相器还原原码核心记忆：大数优先→反码输出→低电平有效，三者构成74LS147的完整工作逻辑DESIGNMETHOD组合逻辑电路的设计方法从功能需求到硬件实现的标准化四步流程设计四步法：定变量→列真值表→化简表达式→画电路图。与分析法互为逆过程，真值表仍是核心枢纽，卡诺图化简是降低成本的关键环节。1确定输入输出变量根据题目要求或给定功能，找出所需的输入逻辑变量和输出逻辑变量，明确每个变量的物理含义和有效电平。2列出完整真值表枚举所有输入组合对应的输出值，真值表是设计的核心依据，必须保证无遗漏、无矛盾，否则后续全部推导都将出错。3化简逻辑表达式通常用卡诺图法求各输出的最简与-或表达式，化简程度直接决定所需门电路数量和电路延迟，是优化成本的关键步骤。4画出逻辑电路图根据化简后的表达式，用指定的逻辑门类型（如与非门、或非门）绘制完整电路图，注意扇入扇出限制和实际器件约束。定变量→列真值表→化简表达式→画电路图E集成电子技术基础APPLICATION编码器的典型工程应用从理论到工程——三大场景解析编码器是连接物理世界与数字系统的桥梁，在人机交互、运动控制和系统调度三大领域发挥关键作用。键盘接口与矩阵扫描计算机键盘通过行列扫描矩阵定位按键位置，编码器将扫描结果转换为ASCII码或扫描码，实现人机交互的输入数字化。现代键盘控制器内部集成优先编码器，支持多键同时按下时的防冲突处理，确保游戏和专业输入场景的准确性。旋转编码器与位置检测光电旋转编码器将机械转角转换为数字脉冲信号，分辨率可达每转数千脉冲，广泛用于伺服电机、数控机床和机器人关节的位置反馈。增量式编码器输出A/B两相正交脉冲，通过计数和方向判别实现高精度位移测量；绝对式编码器直接输出角度二进制码，断电不丢失位置信息。中断优先级仲裁微处理器系统中多个外设可同时发出中断请求，优先编码器按预设优先级排序，输出最高优先级中断的向量地址供CPU响应。8259A可编程中断控制器内部集成多级优先编码器，支持嵌套中断和动态优先级调整，是x86架构中断体系的核心组件。REVIEW编码器核心要点回顾从映射本质到工程实现，三步构建编码器知识体系编码器是对象到代码的映射电路，优先编码器解决实际冲突问题，设计四步法以真值表为核心枢纽。这三个要点构成了编码器知识的完整闭环。01编码本质编码器本质是对象到二进制代码的一一映射：基本编码器要求单输入有效，电路结构为或门阵列，真值表是理解和设计的起点。02优先编码优先编码器是多输入冲突的工程解决方案：通过预设优先级仲裁，74LS147（BCD）和74LS148（8-3）是标准中规模集成器件，广泛用于键盘和中断系统。03设计四步法组合电路设计四步法以真值表为核心：定变量→列真值表→卡诺图化简→画电路图，分析与设计互为逆过程，真值表是两者共同的枢纽。H集成电子技术基础SECTIONSECTION02译码器2.3.2二进制译码器·二-十进制译码器·显示译码器E集成电子技术基础DECODERCONCEPT译码器的定义与分类译码是编码的逆过程，将二进制代码还原为特定对象。按还原对象不同分为二进制译码器（变量译码器）和码制变换译码器（BCD/显示译码器）两大类。Decoder·组合逻辑电路核心模块功能定义将n位二进制输入代码翻译为2n个互斥输出信号的电路，每个输出对应一个唯一的输入组合，是编码过程的严格逆操作。二进制译码器变量译码器输出数量等于2n，每个输出端对应一个最小项。如2-4、3-8、4-16译码器，广泛用于地址译码和数据分配。码制变换译码器包括二-十进制译码器（BCD码→十进制信号）和显示译码器（BCD码→七段驱动信号），实现机器代码到人可读信息的转换。DECODER2线-4线译码器工作原理2-to-4LineDecoder·MintermGenerator译码器的每个输出对应输入变量的一个最小项，因此译码器本质上是最小项发生器。利用这一特性，配合外部门电路可实现任意组合逻辑函数。真值表—TruthTableEA1A0Y0Y1Y2Y30××11111000111101101111011011111110低电平有效：0=有效输出，1=无效输出逻辑表达式—LogicExpressionsY₀=A₁′·A₀′Y₁=A₁′·A₀Y₂=A₁·A₀′Y₃=A₁·A₀输入输出关系2位输入A1A0产生4个互斥输出，每种输入组合仅有一个输出端有效，其余为无效电平，实现一对一的地址到信号映射。最小项发生器本质每个输出端对应一个最小项（或最小项之非），覆盖全部2n个最小项，是译码器的核心数学本质。使能控制端的作用实际译码器设有使能端E，仅当E有效时才工作，否则所有输出均为无效电平。使能端是实现芯片级联和功能扩展的关键接口。DECODER3线-8线译码器74LS138详解3-to-8LineDecoder·EnableLogic·Cascading74LS138的三个使能端支持灵活级联，8个输出覆盖三变量全部最小项之非。配合外部门电路可实现任意三变量逻辑函数，是数字系统设计的通用基石。引脚与使能条件地址输入：3位A2·A1·A0输出：8个低有效Y0̄~Y7̄使能条件：G1=1且G2A'=0且G2B'=0三者缺一不可，否则全部输出高电平级联扩展能力2片级联：构成4-16译码器4片级联：构成5-32译码器高位地址作为片选信号，分配到各片使能端，实现无缝拼接万能逻辑实现输出特性：三变量全部最小项之非实现方式：外加一个与非门即可无需额外化简，极大简化中小规模数字系统设计ENABLEG1·G2A'·G2B'=1OUTPUTYᵢ=mᵢ'(i=0~7)FUNCTIONF=NAND(Σm)METHODDECODERAPPLICATION用译码器实现组合逻辑函数Decoder-BasedCombinationalLogicImplementation任何组合逻辑函数都可表示为最小项之和，译码器输出恰好提供全部最小项。将对应最小项输出接入外部门即可实现任意函数，无需化简，尤其适合多输出场景。01理论基础任意组合逻辑函数均可展开为标准与-或式（最小项之和），译码器每个输出端对应一个最小项，两者天然匹配，构成实现的数学基础。02实现方法将函数包含的最小项对应的译码器输出端接入外部门电路——高有效输出用或门、低有效输出（如74LS138）用与非门，门输出即为所求函数。03多输出优势多个逻辑函数共享同一译码器，只需各自外接不同的门电路组合，避免了重复化简和独立门阵列，显著减少芯片数量和布线复杂度。H集成电子技术DECODERDISPLAYDECODER显示译码器与七段数码管驱动BCD-to-7-SegmentDecoder&DigitalDisplayDriver显示译码器将BCD码转换为七段驱动信号，是人机交互链路的终端环节。配合灯测试、灭零等辅助功能，满足多位数字显示的工程需求。01BCD到七段映射4位BCD码输入对应a~g七段输出，每种BCD码激活特定的段组合形成0~9数字字形。0000BCD输入abcdef段输出（显示0）02共阳与共阴驱动选型时必须与数码管类型匹配，否则显示异常。74LS47共阳极·输出低有效74LS48共阴极·输出高有效03辅助控制功能芯片配备多种辅助控制端，满足工程实践中多位显示的需求。LT灯测试—强制全段点亮，故障检测RBI灭零输入—熄灭无效前导零RBO灭零输出—级联传递灭零信号H集成电子技术基础APPLICATIONDECODERAPPLICATIONS译码器的系统级应用扩展译码器通过使能端的灵活运用，在地址译码、数据分配与时序脉冲三大系统级场景中实现多功能复用，体现了同一器件在不同上下文中的设计弹性。01存储器与I/O地址译码CPU高位地址经译码器产生片选信号，选中特定存储器芯片或I/O端口，是计算机总线架构中设备寻址的物理基础。通过译码器级联和使能端组合，可将连续地址空间划分为多个不重叠的设备窗口，支持灵活的内存映射和外设扩展。02数据分配器功能复用将译码器使能端作为数据输入、地址端作为选择端，即变为1-to-N数据分配器，数据被路由到地址指定的输出通道。与数据选择器配合构成双向数据交换矩阵，在通信交换、多路复用和测试设备中实现灵活的信号路由配置。03时序脉冲与节拍发生计数器输出接译码器地址端，各输出端依次产生定时脉冲，用作时序控制的节拍信号和顺序操作的触发源。在数字钟、流水线控制器和状态机初始化电路中，译码器型脉冲发生器比分立门方案更规整、更易调试和维护。H集成电子技术基础SUMMARY译码器核心要点回顾DECODERKEYTAKEAWAYS译码器是最小项发生器，使能端赋予其级联扩展与功能复用能力，显示译码器完成人机交互最后一公里。三点构成译码器知识的完整闭环。01最小项发生器本质译码器每个输出对应唯一输入组合（最小项），配合外部门电路可实现任意组合逻辑函数，无需卡诺图化简，是多输出函数的最优实现方案。02使能端的工程价值使能端不仅控制芯片工作状态，更是级联扩展（4-16、5-32译码器）和功能复用（数据分配器）的关键接口，是系统级设计的核心抓手。03显示译码器的人机角色将BCD码转为七段驱动信号，配合灭零和灯测试功能，完成从机器代码到人可读数字的最后转换，与编码器共同构成完整交互链路。COMPARATOR数值比较器的原理与扩展1位基础·多位并行与级联·ALU条件分支硬件数值比较器输出大于、等于、小于三种关系，1位比较器是基础单元，多位可通过并行或级联实现。它是CPU条件分支指令的硬件根基。011位比较器基础输入A、B两位，输出A>B、A=B、A<B三个互斥信号。逻辑表达式可由真值表直接导出，是构建多位比较器的原子单元。A=1B=0→A>BA=0B=1→A<BA=B→A=B02多位比较器架构并行比较—所有位同时进行，速度快但硬件开销大串行级联—从高位到低位逐级传递结果，节省面积但增加传播延迟速度↔面积：并行优先速度，级联优先面积03级联扩展与ALU应用74LS85等4位比较器提供级联输入端，多片串联可构成任意位宽比较器。CPU条件跳转：JE/JG/JL等指令依赖比较器输出ADDERCIRCUITS|加法器二进制加法器：从半加器到多位加法HalfAdder→FullAdder→RippleCarry半加器处理本位相加，全加器加入低位进位，多位加法器级联全加器实现。串行进位结构简单但延迟累积，是超前进位加法器优化的出发点。01半加器与全加器半加器实现两数本位相加：S=A⊕B,C=AB全加器增加进位输入Ci，输出Si=A⊕B⊕Ci、Ci+1=AB+(A⊕B)Ci全加器是多位加法的基本单元02串行进位加法器n个全加器级联，低位进位输出连至高位进位输入结构简单，总延迟=n×单级进位延迟位数增加时性能急剧下降03进位传播瓶颈串行加法器延迟累积限制运算速度超前进位加法器并行生成进位信号，打破级间依赖延迟从O(n)降至O(logn)H集成电子技术基础SECTIONDIVIDERSECTION03数据选择器与分配器2.3.5多路信号切换·路由控制·总线复用MULTIPLEXER&DEMULTIPLEXERMultiplexer数据选择器(MUX)工作原理N-to-1DataSelector·Address-DrivenRouting数据选择器根据地址从N路输入中选1路输出，输出表达式为地址最小项与数据的与或式。它与译码器结构对偶，可用译码器+或门实现。01N选1功能n位地址输入控制2n路数据的选择，输出Y等于被选中那路数据的值。地址变化时输出跟随切换，实现多路信号的时分复用。02逻辑表达式结构Y=Σ(mi·Di)，每项为地址最小项mi与对应数据Di的乘积，本质是地址译码后对数据通路的选通，与译码器形成对偶关系。03典型芯片与应用广泛用于总线复用、波形合成、查找表实现和可编程逻辑的函数生成，是数字系统信号调度的核心器件。74LS151·8选174LS153·双4选1DEMULTIPLEXER数据分配器(DEMUX)与译码器复用Demultiplexer&DecoderReuse数据分配器是MUX的逆操作，将1路数据路由到N路之一。其结构与带使能端的译码器等价，使能端作数据输入即变为分配器，体现器件功能复用思想。1-to-N路由功能1路数据输入经n位地址选择，被分配到2n路输出中的指定一路，其余输出保持无效电平，实现单源多目标的信号分发。与译码器的等价性带使能端的译码器将使能端作为数据输入时，即变为数据分配器；74LS138既是3-8译码器又是1-8分配器，功能取决于信号接入方式。MUX-DEMUX配对应用发送端MUX将多路信号复用至一条信道，接收端DEMUX还原各路信号，构成完整的时分复用传输系统，广泛用于通信和数据采集。H集成电子技术基础METHODSCOMBINATIONALLOGIC用数据选择器实现组合逻辑函数MUX数据端按真值表填值即可实现任意函数，还可降维使用小规模MUX实现多变量函数。相比译码器方案无需外部门，是FPGA查找表的理论基础。直接映射法n变量函数用2n选1MUX，函数变量接地址端，数据输入端按真值表对应行的输出值填0或1，无需任何外部门电路即可实现。降维扩展技巧用n-1位地址MUX实现n变量函数，将第n个变量或其反变量接入部分数据端，以较小规模器件实现较多变量函数，降低硬件成本。FPGA查找表基础现代FPGA的CLB核心就是4-6输入MUX（LUT），配置存储器存储真值表数据，MUX实现任意组合逻辑，这是可编程逻辑的理论根基。PARITYCHECKER奇偶校验器与检错编码奇偶校验通过附加校验位使码字中1的个数固定为奇或偶，可检测奇数位错误。实现仅需异或门，成本极低，是数据传输可靠性的第一道防线。校验位生成PARITYBITGENERATION偶校验位P=D₀⊕D₁⊕…⊕Dₙ，使整个码字含偶数个1；奇校验位P'=P的非，使码字含奇数个1。Peven=D₀⊕D₁⊕D₂⊕…⊕DₙPodd=NOT(Peven)生成电路仅需多级异或门级联，硬件成本极低。检错原理ERRORDETECTION接收端重新计算校验位并与收到校验位比较，不一致则判定传输出错。可检测所有奇数位错误，但无法检测偶数位错误。仅能检错，不能纠正错误，需请求重传。检错条件：Precv⊕Pcalc=1→错误应用场景与局限APPLICATIONS&LIMITS广泛用于UART串口、内存奇偶校验和总线协议初级检错。局限：检错能力有限，两位同时出错时无法发现。CRCHammingLDPC高可靠系统需升级为更强编码方案PROGRAMMABLELOGIC用PLD设计组合逻辑电路PLD将逻辑实现从固定器件搭积木转变为可编程阵列配置，PROM/PAL/CPLD/FPGA构成演进谱系。HDL描述经综合映射为硬件，数学本质与SSI/MSI实现等价。PLD基本架构PROM（固定与阵列+可编程或阵列）适合标准与-或式；PAL（可编程与阵列+固定或阵列）适合积之和式。两者是理解所有可编程逻辑的起点。从SSI/MSI到PLD的范式转变不再用固定功能器件手工搭接，而是用HDL描述功能，综合工具自动映射为与-或表达式或LUT配置，设计效率与可维护性大幅提升。FPGA查找表实现现代FPGA以4-6输入LUT为核心，每个LUT本质是一个小型MUX，配置存储器存储真值表，级联后可实现任意规模组合逻辑与时序逻辑。PROMPALCPLDFPGA可编程逻辑器件演进谱系CIRCUITDESIGN组合逻辑电路的竞争与冒险Competition&HazardinCombinationalLogic门延迟导致不同路径信号到达时间不一致，可能在输出端产生瞬态错误脉冲。判别靠代数法检查互补变量，消除靠加冗余项、滤波或选通脉冲。01产生原因实际门电路存在传播延迟，当输入变化时不同路径延迟差异使互补信号短暂同时为0或1，输出出现不应有的瞬态尖峰（毛刺），称为竞争冒险。GLITCH02代数判别法检查表达式中是否有变量同时以原变量和反变量出现，且在其余变量某组取值下表达式退化：退化为X+X'→产生0型冒险退化为X·X'→产生1型冒险例：F=A