计数器及其应用

实验五计数器*实验目的*实验原理*实验内容及步骤*实验仪器与器件*实验报告要求一、实验目的学习用集成触发器构成计数器的方法掌握中规模集成计数器的使用及功能测试方法运用集成计数器构成1/N分频器二、实验原理

计数是最基本的逻辑运算，计数器不仅用来计算输入脉冲的数目，而且还用作定时电路、分频电路和实现数字运算等，而且它是一种十分重要的时序电路。计数器的种类很多。按计数的数制，可分为二进制、十进制及任意进制。按工作方式可分为异步和同步计数器两种。按计数的顺序又可分为加法（正向）、减法（反向）和加减（可逆）计数器。计数器通常从零开始计数，所以应该具有清零功能。有些集成计数器还有置数功能，可以从任意数开始计数。1.异步二进制加法计数器

用D触发器或JK触发器可以构成异步二进制加法计数器。下图是用四个D触发器构成的二进制加法计数器。其中每个D触发器作为二分频器。在RD作用下计数器清“0”。当第一个CP脉冲上升沿到来时，Q0由“0”变成“1”，当第二个CP脉冲到来后，Q0

由“1”变成“0”，这又使得Q1由0变成1，依次类推，实现二进制计数。2.中规模十进制集成计数器

74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图所示。图中置数端—加计数端—减计数端

—非同步进位输出端—非同步借位输出端—清除端、、、—计数器输入端、、、—数据输出端CC40192（同74LS192，二者可互换使用）的功能如表，说明如下：

输入输出CRD3D2D1D0Q3Q2Q1Q01×××××××000000××DCBADCBA01↑1××××加

计

数011↑××××减

计

数当清除端为高电平“1”时，计数器直接清零；置低电平则执行其它功能。

当为低电平，置数端也为低电平时，数据直接从置数端置入计数器。

加法计数

输入脉冲数0123456789输出Q30000000011Q20000111100Q10011001100Q00101010101

减计数

3．计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

下图是由CC40192利用进位输出CO控制高一位的CPU端构成的加数级联图。4．实现任意进制计数用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如右图所示为一个由十进制计数器接成的6进制计数器。实验内容1．用74LS74构成4位二进制异步加法计数器。

(1)按图3.7.1接线，RD接至逻辑开关输出插口，将低位CP0

端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示器，各SD接高电平“1”。

(2)清零后，逐个送入单次脉冲，观察并列表记录Q3-Q0状态。

(3)将单次脉冲改为1Hz的连续脉冲，观察Q3-Q0的状态。

(4)将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形，描绘之。

(5)将图3.7.1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3-Q0的状态。

(5)将图3.7.1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3-Q0的状态。2．测试或同步十进制可逆计数器的逻辑功能(1)清除(2)置数(3)加计数(4)减计数3．图3.7.3所示，用两片组成两位十进制加法计数器，输入1连续计数脉冲，进行由00—99累加计数，记录之。4．将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。5．按图3.7.4电路进行实验，记录之。6．按图3.7.5或图3.7.6进行实验，记录之。7．设计一个数字钟移位60进制计数器并进行实验。注：下面的动画有问题，锁存器的输入端应接