VerilogHDL负责数字电路设计（AI助学版）课件

3.6VerilogHDL模块名VerilogHDL模块都有一个模块名，用来标识模块，是模块的唯一标识符一个用VerilogHDL描述的电路包含很多模块，每个模块都需要一个唯一模块名，不能重名模块的命名需要遵循VerilogHDL的命名规则3.7VerilogHDL模块端口列表电路模块实现一个逻辑运算输入X和输出Y就是端口端口是模块与其他模块电路的交互接口对于其他电路模块来讲，模块内部是不可见的，对模块的调用只能通过其端口进行只要模块端口保持不变，模块内部的修改并不会影响与其他电路的连接关系模块的端口声明了模块的输入输出口3.7.1端口列表在模块的定义中包括一个的端口列表，其格式：

module 模块名(端口名1,端口名2,端口名3,端口名4,…);模块的端口列表是可选的，可以有也可以没有，如果模块和外部环境没有交换任何信号，则可以没有端口列表例如:moduleFULLADD_test;例如:moduleFULLADD(sum,c_out,a,b,c_in);设计的电路模块一般有输入和输出引脚3.7.2端口类型声明电路模块的端口属性分为输入、输出和双向端口三种类型VerilogHDL关键字端口类型input输入端口output输出端口inout输入/输出双向端口三种端口类型分别用关键字input、output和inout声明端口缺省为wire数据类型输出类型的端口，为reg或wire数据类型，如果为reg数据类型，必须声明input和inout类型端口必须为wire数据类型//例1moduleDFF(Q,D,CLK,RST);inputD,CLK,RST;outputQ;regQ;...endmodule//例2moduleIN_OUT_D(D,RD,D_OUT,D_IN);inputRD,D_OUT;outputD_IN;inoutD;...endmodule3.7.3端口连接模块端口是由内外互连的两部分组成，一部分在模块内部，另一部分在模块外部输入端口，模块内部，输入端口必须为线网数据类型；模块外部，输入端口可以为wire或reg变量。输出端口，输出端口在模块内部可以是wire或reg类型（若为reg需显式声明）；模块外部必须连接到wire类型变量。双向端口，模块内部，双向端口必须是wire数据类型；从模块外部来看，双向端口也必须连接到wire类型的变量。位宽匹配，内外一致。未连接端口，允许模块实例的端口保持未连接的状态例如：FULLADDFA(SUM,,A,B,C_IN);//输出端C_OUT没有连接3.7.4端口连接方式模块端口与外部环境中的信号连接的方式有两种。一是按顺序连接，二是按名字连接。这两种连接方式没有好坏之分

端口悬空，两种连接方式中表示信号悬空的情况按顺序连接FULLADDFA1(SUM,,A,B,C_IN);//c_out信号悬空。按名字连接FULLADDFA1(.sum(SUM),.b(B),.c_in(C_IN),.a(A));//c_out信号//悬空,直接不写3.8VerilogHDL模块层次命名用VerilogHDL进行电路的层次化设计。每一个模块例化、信号或变量都用一个标识符进行定义在整个设计层次中，每个标识符都具有惟一的位置层