电工学简明教程第三版第13章门电路和组合逻辑电路-第15章模拟量和数字量的转换

第13章门电路和组合逻辑电路第13章门电路和组合逻辑电路13.1基本门电路及其组合13.3CMOS门电路13.2TTL门电路13.4组合逻辑电路的分析和设计13.5加法器13.6编码器13.7译码器和数字显示*13.8应用举例一类称为模拟信号，它是指时间上和数值上的变化都是连续平滑的信号，如图(a)中的正弦信号，处理模拟信号的电路称为模拟电路。电子电路中的信号分为两大类：另一类称为数字信号，它是指时间上和数值上的变化都是不连续的，如图(b)中的信号，处理数字信号的电路称为数字电路。(b)(a)13.1基本门电路及其组合13.1.1逻辑门电路的基本概念门电路：实现各种逻辑关系的电路。分析逻辑电路时只用两种相反的工作状态，并用1

或0

表示。如开关接通用1

表示，开关断开用0

表示。灯亮可用1

表示，灯灭可用0

表示。正逻辑系统：高电位用1

表示，低电位用0

表示。负逻辑系统：高电位用0

表示，低电位用1

表示。1．与逻辑如(a)图所示。全部条件具备结果才发生记为：A

·

B=Y2．或逻辑如(b)图所示。一个或一个以上条件具备结果就发生。记为：A+B=Y3．非逻辑如(c)图条件具备结果不发生；条件不具备结果发生13.1.2分立元件基本逻辑门电路1．二极管与门电路

+12VABCDADBDCYR设：uA=0，

uB=uC=3V则

DA导通，DB、DC

截止。uY=0.3VuY=0.3VY=0uA，uB，uC

中任意一个或两个为0，

Y=0。设：3V为高电位1，0.3V为低电位0，二极管管压降为0.3V。

+12VABCDADBDC设：uA=uB=uC=0DA、DB、DC

都导通Y=0uY=0.3VYuY=0.3VRuY=3.3V设：

uA=uB=uC=3V

uY=3.3V，

Y=1DA、DB、DC

都截止

+12VABCDADBDCYR由以上分析可知：只有当A、B、C

全为高电平时，输出端Y

才为高电平。正好符合与门的逻辑关系。结论：与逻辑关系式：

Y=ABC与门逻辑状态表ABCY00000000000111100001111010101011逻辑符号例：两输入与门波形图Y=A

·

BDA

–12VYABCDBDCR设：uA

=3

V，uB

=uC

=0

V

则DA

导通。uY=(3–0.3)V=2.7V

DB、DC

截止，

Y=1uY=2.7VuA，uB，uC

中任意一个或两个为1，Y=1。2．二极管或门电路DA

–12VYABCDBDC设：

uA=uB=uC=3VDA

、DB、DC

都导通uY=2.7VuY=2.7V，Y=1RuY=–0.3V设：

uA=uB=uC=0V

DA、DB、DC

都导通uY=–0.3V，

Y=0DA

–12VYABCDBDCR或逻辑关系式：Y=A+B+C或门逻辑状态表ABCY00010111110111100001111010101011结论：由以上分析可知，当A、B、C

任一为高电平时，输出端Y

才为高电平。正好符合或门的逻辑关系。或逻辑关系式：Y=A+B例：二输入或门波形图3．晶体管非门电路当A为高电平时(即A=1)晶体管饱和集电极电位为低电平(0V附近)即Y=0当A为低电平时(即A=0)晶体管截止集电极电位为高电平(近似等于UCC)即Y=1结论：Y

等于A

的非；记为非门电路也称为反相器。逻辑符号波形图13.1.3基本逻辑门电路的组合1．与非门电路逻辑表达式2．或非门电路逻辑表达式3．与或非门电路逻辑表达式13.2TTL门电路13.2.1TTL与非门电路+5VABCT1R1R2T2T3T4T5R3R5R4Y设：uA=0.3VuB=uC=3.6V，则

VB1=(0.3+0.7)V=1VRLuY=5–ube3–ube4–uR2拉电流VB1=1VuY=3.6VT2、T5

截止，T3、

T4

导通，小=(5–0.7–0.7)V=3.6VY=11．输入不全为1+5VA

B

CR1C1B1+5VABCT1R1R2T2T3T4T5R3R5R4Y设

uA

=

uB

=

uC

=

3.6

V，输入端全部是高电平，

VB1

升高，足以使

T2、T5

导通，uo

=

0.3

V，Y

=

0。且

VB1

=

2.1

V，T1

发射结全部反偏。VC2=UCE2+UBE5=(0.3+0.7)V=1V，使T3

导通，T4

截止。灌电流T1R1+VCCVB1=2.1VVC2=1VuY=0.3V2．输入全为1由以上分析可知：当输入端A、B、C

均为高电平时，输出端Y

为低电平。当输入端A、B、C

中只要有一个为低电平，输出端Y就为高电平，正好符合与非门的逻辑关系。ABCY&与非门的逻辑功能：全1

出0，有0

出1。

TTL与非门组件就是将若干个与非门电路，经过集成电路工艺制作在同一芯片上。&+UC141312111098

1234567地74LS00&&&74LS00组件含有两个输入端的与非门四个。

74LS20

四输入2门74LS00两输入4门13.2.2三态输出与非门电路E

=

1

时，二极管

D

截止，

Y

=

A

B，同

TTL

与非门。

E=0时，VB1=1V，T2

、T4

截止；二极管D导通，使VB3=1V。T3、T4

截止，输出端开路(高阻状态)逻辑符号如图(b)、图(c)所示三态门的应用：母线[总线]让各门的控制端E轮流处于高电平，即任何时间只能有一个三态门处于工作状态，而其余三态门均处于高阻状态。这样，母线(总线)就会轮流接收各三态门的输出。这种方法在计算机中广泛采用。13.3CMOS门电路AYT2+UDDT1N沟道P沟道GGDSS13.3.1CMOS非门电路当A

为高电平时，T1

导通、T2

截止，输出Y

为低电平。当A

为低电平时，T2

导通、T1

截止，输出Y

为高电平。13.3.2CMOS与非门电路T4

与T3

并联，T1

与T2

串联。

当AB都是高电平时，T1

与T2

同时导通，T4

与T3

同时截止；输出Y为低电平。当AB中有一个是低电平时，T1

与

T2

中有一个截止，T4

与T3

中有一个导通，输出Y为高电平。ABT4T3T1T2+UDDY13.3.3CMOS或非门电路BT4T3T1T2AY

当AB

中有一个是高电平时，T1

与T2

中有一个导通，T4

与T3

中有一个截止，输出Y

为低电平。

当AB

都是低电平时，T1

与T2

同时截止，T4

与T3

同时导通；输出Y

为高电平。13.4组合逻辑电路的分析和设计13.4.1逻辑代数逻辑代数：按一定逻辑规律进行运算的代数。逻辑代数不代表数，而是代表两种相互对立的状态。逻辑代数中的变量称为逻辑变量。它只能取0

或1。1．逻辑代数运算法则基本运算法则：(1)0

·

A=0(2)1

·

A=A(3)A

·

A=A(5)0+A=A(6)1+A=1(7)A+A=A交换律：结合律：分配律：证明：=

A[1+(B+C)]+BC吸收律：证：证：反演律：2．逻辑函数的表示方法(1)逻辑状态表ABCY00000100000111100001111010101011(2)逻辑式1)常采用与-或表达式的形式；2)在状态表中选出使函数值为1

的变量组合；3)变量值为1

的写成原变量，为0

的写成反变量，得到其值为1

的乘积项组合。

4)将这些乘积项加起来(逻辑或)得到与-或逻辑函数式。(3)逻辑图由逻辑式得到逻辑图ABC&>111Y&3．逻辑函数的化简[例1]

应用逻辑代数运算法则化简下列逻辑式：[解]13.4.2组合逻辑电路的分析组合逻辑电路：逻辑电路在某一时刻的输出状态仅由该时刻电路的输入信号所决定。已知组合逻辑电路图，确定它们的逻辑功能。分析步骤：(1)根据逻辑图，写出逻辑函数表达式(2)对逻辑函数表达式化简或变换(3)根据最简表达式列出状态表(4)由状态表确定逻辑电路的功能[例2]

分析下图逻辑电路的功能。Y&&&AB&状态表A

B

Y000011101110功能：当A、B取值不相同时，

输出为1，是异或门。AB=1Y异或门符号13.4.3组合逻辑电路的设计已知逻辑要求列出逻辑状态表写出逻辑式运用逻辑代数化简画出逻辑图[例3]试设计一逻辑电路供三人(A、B、C)表决用。每人有一按键，如果赞成，就按电键，表示1；如果不赞成，不按电键，表示0；表决结果用指示灯来表示。如果多数赞成，则指示灯亮，Y=1；反之，则灯不亮，Y=0

。[解](1)由题意列出逻辑状态表ABC三个输入变量，共八种组合。逻辑状态表00001111ABCY001100110101010100010111(2)由逻辑状态表写出逻辑式取Y=1

写逻辑式Y=ABC+ABC+ABC+ABC(3)化简逻辑式Y=ABC+ABC+ABC+ABC+ABC+ABC

=AB(C+C)+BC(A+A)+CA(B+B)

=AB+BC+CA(4)由逻辑式画出逻辑图&&&ABC≥1Y

在数字体制中，常用的是十进制,它有0～9十个数码，计数规则“逢十进一”

。13.5.1.二进制

数制是计数进位制的简称。在数字电路中常用的数制有十进制、二进制、八进制和十六进制。

(1)十进制

各个数码处于十进制数的不同数位时,所代表的数值不同,即不同数位有不同数位的“位权”值。整数部分从低位至高位每位的权依次为：100、101、102,…；小数部分从高位至低位每位的权依次为：10-1

、10-2、

10-3。十进制的基数(底数)是10。

如：(123.45)10=1

102+3101+3100+410-1+510-2

13.5加法器(2)二进制

二进制有0和1两个数码，基数是2，计数规则“逢二进一”。

二进制数可转换为十进制数，例如(110101.01)2=1

25+124+0

23+122+021+120+02-1

+12-2

=(53.25)10十进制数也可转换为二进制数，例如将十进制数27.35转换成二进制数。十进制转换为二进制分整数和净小数两部分进行。

整数部分的转换采取除2取余法，直到商为零为止。

………………

余数1(d0)………………

余数1(d1)………………

余数0(d2)………………

余数1(d3)………………

余数1(d4)227

213

26

23

21

0

整数部分的转换采取除2取余法，直到商为零为止。

净小数部分的转换采取乘2取整法，直到满足规定的位数为止。0.352=0.7……

整数0(d-1)0.72=1.4……

整数1(d-2)0.42=0.8……

整数0(d-3)0.82=1.6……

整数1(d-2)0.62=1.2……

整数1(d-5)0.22=0.4……

整数0(d-6)(27.35)10=(d4d3d2d1d0.d-1d-2d-3d-4d-5d-6)=(11011.010110)213.5.2半加器

只求本位和，不考虑低位的进位。实现半加操作的电路称为半加器。

COSCABC=AB半加器逻辑图半加器逻辑符号A、B为两个加数C为向高位的进位S为半加和状态表A

B

C

S0

0

0

00

1

0

11

0

0

11

1

1

0=1&ABSC13.5.3全加器被加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路称为全加器。Ci-1：来自低位的进位Ci：向高位的进位

COCiAiBiCISiCi-1半加器半加器AiBiCi-1CiSiSAiBi

SCi-1>1AiBiCi-1Si00000001101110001111010010111011状态表Ci01111000全加器逻辑符号

[例1]

用两个全加器组成一个逻辑电路以实现两个2位二进制数的加法运算。

COA0B0CIS0

COC1A1B1CIS110011101

设二进制数为

A1A0+B1B0=10+1113.6编码器编码：用数字或符号来表示某一对象或信号的过程称为编码。在数字电路中，一般用的是二进制编码，n位二进制代码可以表示2n

个信号。13.6.1二-

十进制编码器将十进制的十个数0、1、2···9编成二进制代码的电路称二

-

十进制编码器，这种二

-

十进制代码称BCD码。1．二进制代码的位数十个数码，取n等于4。通常称为10-4线编码器。2．列编码表

4位二进制代码共有十六种状态，取任何十种状态都可以表示0~9十个数。

8421编码是在4位二进制代码的十六种状态中，取出前十种状态，表示0~9十个数，后六个状态去掉。8421编码表0

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

1输入十进制数输出Y3Y2Y1Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)8421编码表0

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

1输入十进制数输出Y3Y2Y1Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)3．由编码表写出逻辑式编码器&&&&

+5V1k10Y30123456789

01114．由逻辑式画出逻辑图Y2Y1Y0S0S1S2S3S4S5S6S7S8S9*13.6.2优先编码器

根据请求信号的优先级别，按次序进行编码。如CT74LS147型10–4线优先编码器。74LS147型优先编码器的编码表输入输出1

1

1

1

1

1

1

1

1

1

1

1

10

×

×

×

×

×

×

×

×

0

1

1

01

0

×

×

×

×

×

×

×

0

1

1

1……1

1

1

1

1

1

1

0

×

1

1

0

11

1

1

1

1

1

1

1

0

1

1

1

013.7译码器和数字显示译码是编码的反过程，将二进制代码按编码时的原意翻译成对应的信号或十进制数码(输出)。13.7.1二进制译码器例如：2线–4线译码器、3线–8线译码器、

4线–16线译码器等。现以3线–8线译码器

74LS138为例说明

其输入3位二进制代码：ABC，输出8个信号低电平有效：现以3-8线译码器74LS138为例说明其余输出为1，···ABC=000时，1．译码器的状态表输入输出A

B

C0000010100111001101011110

1

1

1

1

1

1

11

0

1

1

1

1

1

11

1

0

1

1

1

1

11

1

1

0

1

1

1

11

1

1

1

0

1

1

11

1

1

1

1

0

1

11

1

1

1

1

1

0

11

1

1

1

1

1

1

02．译码器逻辑式…&&…&当S1=1、S2=S3=0

时，才正常译码。1S1S2S3>13．译码器逻辑图1C

AAB

11B

C

3．译码器逻辑图为三个使能输入端，只有当它们分别为0、0、1，译码器才正常译码；否则不论ABC为何值，都输出高电平。13.7.2二-

十进制显示译码器1．半导体数码管将十进制数码管分成七个字段，每段为一个发光二极管。abfgecd•fg

abe

dc

•abcdefg共阴极接法++++++abcdefg共阳极接法2．七段显示译码器七段显示译码器的功能是把8421二-

十进制代码译成对应于数码管的七个字段信号，驱动数码管显示出相应的十进制数码。

74LS247译码器接共阳极数码管。它有四个输入端A0，A1，A2，A3

和七个输出端三个输入控制端：A3

A0

均为零，数码管各段均熄灭。用来消除无效

0。74LS247七段字形显示译码器的状态表A3A2A1A0显示字形00000

0

0

0

0

0

100011

0

0

1

1

1

1…10000

0

0

0

0

0

010010

0

0

1

0

0

074LS247与数码管的连接74LS247A3A2A1A0abcdefg共阳极数码管A3A2A1A0+5VR来自计数器*13.8应用举例1×11×1×1×111>11KA1k

MDL+12V+12V~220VDKAT1T2HL1k

ABCD正常工作时，ABCD=1111，T1导通，M转动，T2

截止。1111001111113.8.1故障报警器13.8.2水位检测电路&G5KA+12V电动机控制电路DKAT1&

&

&

DL+12VT2&

+6VUABCD

当水箱无水，A~D与

U端断开，G1~G4的输入端为低电平，发光二极管微亮。水注满

G4输出低电平，G5输出高电平，T1T2

导通，电动机停转，并发出报警。

G1G2G3G4第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。

时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。

组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。第14章触发器和时序逻辑电路14.1双稳态触发器14.2寄存器14.3计数器14.4由555计时器组成的单稳态触发器和无稳态触发器*14.5举例应用14.1双稳态触发器其有两个稳定的工作状态分类:1．按逻辑功能2．按其结构RS

触发器、JK

触发器、D触发器主从型触发器、维持阻塞型触发器特点：具有记忆功能14.1.1RS触发器1．基本RS

触发器Q&&逻辑图G1G2SRQ图形符号

基本RS

触发器由两个与非门交叉连接而成，使其具有记忆功能。它有两个输出端Q

和，两者的逻辑状态应相反。有两个稳定状态：(1)Q=0，Q=1，称为复位状态(0

态)；(2)Q=1，Q=0，称为置位状态(1

态)。有两个直接输入端RDSD平时固定接高电位，处于1

态。加负脉冲后，触发器的状态发生翻转。SD直接置位端(也称置

1

端)RD直接复位端(也称置

0

端)加触发负脉冲时Q

端的波形图为了分析方便，设：Qn

为原来的状态，称为原态；Qn+1

为加触发信号后的状态，称为新态或次态。Q&&逻辑图G1G2Q&&逻辑图G1G2由逻辑图可求出基本RS

触发器的逻辑式也可简记为以下分四种情况分析其状态转换和逻辑功能。当端加负脉冲时，不论触发器的初始状态是1

态，还是0

态，均有即将触发器置

0

或保持

0

态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。

即置0

端有信号状态转换过程图解Q&&逻辑图G1G2即置1

端有信号即将触发器置

1或保持

1态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。

当端加负脉冲时，不论触发器的初始状态是1

态，还是0态，均有状态转换过程图解G1G2Q&&逻辑图这种情况，即将触发器保持原状态不变。

这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。基本RS

触发器的逻辑状态表

Q

0

1

01

0

1

1

1

不变

0

0

禁用2．可控RS

触发器SRQ图形符号S1SR1RC1CP&&Q&&RSCP逻辑电路增加了G3

和G4

组成的导引电路，时钟脉冲CP

是一种控制命令，通过导引电路实现对输入端R和S

的控制，即当CP=0

时，不论R

和S

端的电平如何变化，G3

门和G4

门的输出均为1，基本触发器保持原状态不变。

S

是置1

信号输入端，高电平有效R

是置0

信号输入端，高电平有效增加了时钟脉冲输入端CPG1G2G4G3只有当时钟脉冲来到后，即CP=1

时，触发器才按R

、S

端的输入状态来决定其输出状态。和是直接置0

和直接置1

端，就是不经过时钟脉冲的控制可以对基本触发器置0

或置1

，一般用于强迫置位。在工作过程中它们处于

1

态。可控RS触发器的逻辑式&&Q&&RSCP逻辑电路G1G2G3G4

可分四种情况分析

CP=1

时触发器的状态转换和逻辑功能，见下表。可控RS

触发器的逻辑状态表

Qn+10

0

Qn0

1

11

0

01

1

不定RS可见当输入信号R

和S的状态相反时，时钟脉冲来到后，输出Q

端的状态总是与S

端相同。&&Q&&RSCP逻辑电路G1G2G3G4CPRS可控RS

触发器的工作波形图(初态Q=0)Q不定因为RS

触发器的输入信号组合存在着禁用组合，所以为了克服这种现象引出了JK触发器、D触发器。14.1.2JK触发器

主触发器的输出端

Q与从触发器的S端相连，端与从触发器的

R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。它由两个可控RS

触发器串联组成，分别称为主触发器和从触发器。J

和

K是信号输入端，它们分别与和Q

构成与逻辑关系，成为主触发器的S

端和R

端，即SRQ图形符号J1JK1KC1CPQ＇JKCPQSRCP主触发器从触发器1SR逻辑电路逻辑功能分析(1)

J=1，K=1设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的

当时钟脉冲来到后(CP=1)，

Q

端由0

1，使从触发器的S=1，R=0，当CP

从1

下跳为0

时，非门输出为1，从触发器也翻转为1

态，从触发器与主触发器的状态是一致的。反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路JK触发器计数波形图CPQ

JK触发器在

J

=

1，K

=

1

的情况下，来一个时钟脉冲，它就翻转一次，即

Qn+1=

，此时触发器具有计数功能。

QnQ＇JKCPQSRCP主触发器从触发器1SR逻辑电路

设触发器的初始状态为

0。当CP

=

1

时，由于主触发器的S=0，R=0，Q

端的状态仍为

0，保持不变。当CP

下跳时，由于从触发器的S=0，R=0，也保持

0

态不变。

(2)J=0，K=0如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1

态不变。即Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路(3)J=1，K=0可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1

态。(4)J=0，K=1

可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是

0

态。

主从型触发器具有在CP从1

下跳为0

时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。主从型JK

触发器的逻辑状态表

Qn+10

0

Qn0

1

01

0

11

1JKQnJK触发器波形图14.1.3D触发器

总之，输出端

Q的状态和该脉冲来到之前输入端

D的状态一致。即SRQJ1JK1KC1CP1D逻辑图

可以将

JK

触发器转换为D

触发器，如右图所示。当D=1，即J=1，K=0

时，在CP的下降沿触发器翻转为(或保持)1态；

当D=0，即J=0，K=1

时，在CP的下降沿触发器翻转为(或保持)0

态。——数据触发器逻辑符号SRQD1DC1CPD触发器的逻辑状态表DnQn+10011国内生产的D触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下上升沿D触发器逻辑符号SRQD1DC1CPD触发器上升沿波形图Q1DC1CPD

触发器转换为T

触发器也可将D

触发器转换为T

触发器，如下图所示。它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。14.2寄存器寄存器用来暂时存放参与运算的数据和运算结果。14.2.1数码寄存器下图是由可控RS触发器(上升沿触发)组成的4位数码寄存器，这是并行输入/并行输入的寄存器。工作之初要先清零。4位数码寄存器14.2.2移位寄存器移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移1位。移位脉冲CPQJKQ0QJKQ1QKQ3QJKQ21清零D数码输入上图是由JK触发器组成的4位移位寄存器。FF0

接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)从高位到低位依此串行送到D端。经过四个时钟脉冲，数码依次存入各触发器。

FF3

FF2

FF1

FF0移位脉冲数寄存器中的数码移位过程

Q3Q2Q1Q001234

0

0

0

0

0

0

0

1

0

0

1

0

0

1

0

1

1

0

1

1

清零左移1位左移2位左移3位左移4位Q0Q1Q2Q3QJKQJKQKQJK1清零D数码输入移位寄存器状态表

FF3

FF2

FF1

FF014.3计数器

计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数。

可分为二进制计数器、十进制计数器及任意进制计数器。

14.3.1二进制计数器4位二进制加法计数器的状态表计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415

1

0

0

1

1

0

1

0

1

0

1

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

910111213141516

0

0

0

0

01．异步二进制加法计数器由二进制加法计数器的状态表可见：(1)

每来一个时钟脉冲，最低位触发器翻转一次；(2)高位触发器在相邻的低位触发器从1

变为0

进位时翻转。可用4个主从型

JK

触发器来组成异步4位二进制加法计数器。由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲二进制加法计数器的工作波形图(以3位为例)Q0Q1Q2CP12345678Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲

计数脉冲数

二进制数Q3

Q2

Q1

Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0

计数脉冲数

二进制数Q3

Q2

Q1

Q091011121314151

0

0

1

1

0

1

01

0

1

111

0

01

1

0

11

1

1

01

1

1

116

0

0

0

0

2．同步二进制加法计数器2．同步二进制加法计数器如果计数器仍由四个主从型JK

触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K

端的逻辑关系式：

(1)第一位触发器

FF0

，每来一个时钟脉冲就翻转一次，故J0

=

K0

=

1

；

(2)

第二位触发器

FF1

，在

Q0

=

1

时再来一个时钟脉冲才翻转，故J1

=

K1

=Q0

；

(3)第三位触发器

FF2

，在

Q1

=Q0=1

时再来一个时钟脉冲才翻转，故J2

=

K2

=Q1

Q0

；

(4)第四位触发器

FF3

，在

Q2=Q1

=Q0=1

时再来一个时钟脉冲才翻转，故J3

=

K3

=Q2

Q1

Q0

。由上述逻辑关系可得出同步二进制加法计数器的逻辑图。由主从型JK触发器组成的同步4位二进制加法计数器QQQQQ3Q2Q0Q1CP1J1K

FF3

FF2

FF1

FF0C11J1KC11J1KC11J1KC114.3.2十进制计数器8421码十进制加法计数器的状态表计数脉冲数

二进制数十进制数Q3Q2Q1Q00123456789100

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

10

0

0

00123456789进位1．同步十进制加法计数器

与二进制加法计数器比较，来第十个脉冲不是由

1001

变为

1010，而是恢复

0000。如果仍由四个主从型JK触发器组成。J、K端的逻辑关系式应作如下修改：(1)第一位触发器FF0

，每来一个时钟脉冲就翻转一次，故J0=1，K0=1

；(2)第二位触发器FF1

，在Q0=1

时再来一个时钟脉冲才翻转，但在Q3=1

时不得翻转，故，K1=Q0

；计数脉冲数

二进制数十进制数Q3Q2Q1Q00123456789100

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

10

0

0

00123456789进位

(3)第三位触发器FF2

，在Q1=Q0=1

时再来一个时钟脉冲翻转，故

J2=Q1

Q0，K2=Q1

Q0

；

(4)第四位触发器FF3，在

Q2=Q1=Q0=1

时再来一个时钟脉冲才翻转，当来第十个脉冲时应由

1

翻转为

0，故

J3=Q2

Q1

Q0

，K3=Q0

。由上述逻辑关系可得出同步十进制加法计数器的逻辑图。由主从型JK

触发器组成的同步十进制加法计数器计数脉冲QQQQQ3Q2Q0Q1CP清零

FF3

FF2

FF1

FF01J1KC11J1KC11J1KC11J1KC1十进制加法计数器的工作波形图CP12345678910Q0Q1Q2Q32．二–五–十进制计数器下面给出CT74LS290

型二–五–十进制计数器的逻辑图、外引线排列图和功能表。它有两个时钟脉冲输入端，输入计数脉冲

CP0

和CP1

。

R0(1)

和

R0(2)

是清零输入端；

S9(1)

和

S9(2)

是置“9”输入端。CT74LS290型计数器的逻辑图

当R0(1)和R0(2)

端全为1时，将四个触发器清零；当S9(1)和S9(2)

端全为1

时，Q3

Q2

Q1

Q0=1001，即表示十进制数9。QFF3QFF2QFF1QFF0Q3Q2Q0Q1CP0JKJKJKJKCP1&&R0(1)R0(2)S9(1)S9(2)

CT74LS290型计数器的功能表

R0(1)

R0(2)S9(1)

S9(2)Q3

Q2

Q1

Q01

10

00

0

0

0

1

11

0

0

1

00

0

0

0

0

0

0

计数计数计数计数使用说明(1)

只输入计数脉冲CP0，由Q0

输出，为二进制计数器。

(2)只输入计数脉冲CP1，由Q3

、Q2

、Q1

输出，为五进制计数器。(3)将Q0

端与CP1

端连接，即构成8421

码十进制计数器。利用其清零端进行反馈置0，可得出小于原进制的多种进制的计数器。CT74LS290型计数器外引线排列图1234567141312111098CT74LS290UCC

R0(1)R0(2)CP1CP0Q0Q3Q2Q1S9(1)S9(2)GND它从0000

开始计数，来五个计数脉冲后，变为0101，当第六个脉冲来得到后，出现0110，Q3

Q2

Q1

Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1CP0六进制计数器下图为六进制计数器的连接方法：由于Q2

和Q1

端分别接到R0(2)

和R0(1)

清零端，强迫清零，0110

这一状态转瞬即逝，显示不出，立即回到0000。Q3

Q2

Q1

Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1

CP0九进制计数器

[例1]

数字钟表中的分、秒计数器都是六十进制，试用两片CT74LS290型二–五–十进制计数器连成六十进制电路。下图为九进制的连接方法

[解]

六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制。个位的最高位Q3

连到十位的CP0

，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3

由1

变为0，相当于一个下降沿，使10位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。Q3

Q2

Q1

Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1Q3

Q2

Q1

Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1CP0个位(1)十位(2)14.4由555计时器组成的单稳态

触发器和无稳态触发器14.4.1555定时器以CB555

为例进行分析，下面给出电路和外引线排列图。+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++电路图

CB555定时器含有两个电压比较器C1

和C2、一个基本RS

触发器、一个放电晶体管T

以及由三个5k

的电阻组成的分压器。12348765CB555外引线排列图各外引线的功能：

1为接“地”端。

2为低电平触发端。当2端的输入电压高于时，

C2

的输出为1；当输入电压低于时，C2

的输出为0，使基本RS

触发器置1。

3为输出端。输出电流可达200mA，由此可直接驱动继电器、发光二极管、扬声器、指示灯等。输出高电压约低于电源电压UCC1~3V。

4为复位端，由此输入负脉冲(或使其电位低于0.7V)可使触发器直接复位(置0)。

5是电压控制端，在此端可外加一电压以改变比较器的参考电压。不用时，经0.01F

的电容接“地”，以防止干扰的引入。

6为高电平触发端。当6端的输入电压低于时，C1

的输出为1；当输入电压高于时，C1

的输出为0，使基本RS

触发器置0。

7为放电端，当触发器的端为1

时，放电晶体管T

导通，外接电容元件通过T

放电。8为电源端，外加电压范围为5~18V。14.4.2由555定时器组成的单稳态触发器触发脉冲由2端输入1单稳态触发器电路图0.01F+UCCRCuC+_

+_

Q5K

5K

5K

8+UCC45273C1C26T+++UCCuOuiRC为外接元件6端7端连在一起接C5端接一小电容防干扰uORC+UCCuI12376584555接线图工作原理如下：

1．稳定状态(0~t1)在t1

以前，触发脉冲尚未输入，

uI

为1，其值于，比较器C2

的输出为1。若触发器的原状态，则晶体管T

饱和导通，uC

0.3V，故C1

的输出也为1，触发器的状态保持不变。uORC+UCCuI12376584555接线图

1．稳定状态(0~t1)若，则T截止，+UCC

通过

R

对

C

充电

，

当

uC

上升略高于时，比较器

C1

的输出为

0，使触发器翻转为。结论：在稳定状态时，Q

=

0，即输出电压

uO

为

0，见波形图。tOt2t1tuCOt1t3tuOOtp2．暂稳态(t1~t2)波形图uI在

t1

时刻，输入触发负脉冲，其幅度低于，故C2

的输出为

0，将触发器置1，uO

由0变为1，电路进入暂稳态。这时因，放电管T

截止，电源又对C充电，当uC

上升略高于时(在t3

时刻)，C1

的输出为0，从而使触发器自动翻转到

Q=0

的稳定状态。此后电容C

迅速放电。

uItOt2t1tuCOt1t3tuOOtP

输出uO

为矩形脉冲，其宽度为(暂稳态持续时间

tp)tp=RCln3=1.1RC单稳态触发器常用于脉冲整形和定时控制等方面。例1：单稳态触发器构成定时检测uituBtuotuAt多谐振荡器也称无稳态触发器，它没有稳定状态，同时毋须外加触发脉冲，就能输出一定频率的矩形脉冲(自激振荡)。14.4.3由555定时器组成的多谐振荡器+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++多谐振荡器电路图+UCCCuCR1R2+UCCuO+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++多谐振荡器电路图+UCCCuCR1R2+UCCuO下图是由CB555定时器组成的多谐振荡器。R1、R2

和C是外接元件。接通电源UCC后，它经R1

和R2对电容

C

充电当uC上升略高于比较器C1

的输出为0，将触发器置0，则

uO为0

555接线图uCR1C+UCC12376584R2多谐振荡器接线图uO这时，放电管

T导通，电容

C通过

R2

和

T放电，uC

下降。当

uC下降，略低于时，比较器

C2

的输出为

0，将触发器置1，uO

又由

0

变为

1。由于，放电管T

截止，UCC

又经R1

和R2

对电容C充电。如此重复上述过程，uO

为连续的矩形波。tuCOt1t3tuOOtp1tp2多谐振荡器波形图第一个暂稳态的脉冲宽度tp1

，即电容C

充电的时间：tp1

(R1+R2)Cln2=0.7(R1+R2)C第二个暂稳态的脉冲宽度tp2

，即电容C

放电的时间：tp2

R2Cln2=0.7R2C振荡周期T=tp1+tp2=0.7(R1+2R2)C*14.5举例应用14.5.1数字钟原理电路由三部分组成。1．标准秒脉冲发生电路这部分电路由石英晶体振荡器和六级十分频器组成。2．时、分、秒计数、译码、显示电路3．时、分校准电路显示(时)译码时计数器(二十四进制)显示(分)译码分计数器

(六十进制)显示(秒)译码秒计数器

(六十进制)&&&&&+5V校“时”S2&&&石英晶体振荡器1整形106Hz105Hz104Hz103Hz102Hz10Hz1Hz1s六级十分频器&&+5V校“分”S1G1G2G32．时、分、秒计数、译码、显示电路这部分电路包括两个六十进制计数器、一个二十四进制计数器以及相应的译码显示器。3．时、分校准电路以校“分”电路为例来说明。

(1)在正常计时时，与非门G1

的一个输入端为1，将它打开，使秒计数器输出的分脉冲加到G1

的另一个输入端，并经G3

进入分计数器，而此时G2

有一个输入端为0，因此被封闭，校准用的秒脉冲进不去。

(2)在校“分”时，按下开关S1

，情况与(1)相反，G1

被封闭，G2

打开，标准秒脉冲直接进入分计数器，进行快速校“分”。时校准电路的工作原理与分校准电路相同。14.5.2四人抢答电路CT74LS17512345678161514131211109D1D2D3D4Q1Q3Q2Q4GNDCPUCC

CT74LS175外引线排列图四人抢答电路中的主要器件是CT74LS175型四上升沿D

触发器，其外引线排列图如右图，它的清零端和时钟脉冲CP

是四个D

触发器共用的