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文档简介

本公开实施例公开了一种半导体结构的制薄膜覆盖率大于第二薄膜沉积工艺的薄膜覆盖2执行第二薄膜沉积工艺，形成覆盖所述位线隔离结构和所4.根据权利要求2或3所述的制作方法，其特征在于，所述形成在所述位线隔离结构上形成具有掩膜图案的掩膜结构；其中掩膜图案或自对准四重曝光掩膜图案。于100℃。345衬底101上的正投影与多条位线104在衬底101上的正投影交叉设置。下面结合图1B至图1M对半导体结构100的制作过程进行说明，图1B至图1M中分别示出了制作过程中的结构在图[0036]参照图1B所示，形成覆盖基底结构的第一电介质层107，基底结构至少包括衬底6[0049]图2为本公开实施例示出的一种半导体结构的制作方法的7的形成工艺包括离子注入工艺或离子扩散工艺。隔离结构303的材料包括硅氧化物(例如，包括硅化钨或硅化钛等，连接层3042用于减小位线接触3041和位线3043之间的接触电阻，[0062]位线隔离结构305用于将相邻的两个位线结构304隔离，位线隔离结构305的材料沉积工艺具有优异的阶梯覆盖率(stepcoverage)，可以填满位线隔离结构305之间的沟槽，并且第一电介质层306的反应前驱体转化完全，使得后续去除沟槽中的第一电介质层用吡啶(Pyridine)作为催化剂，将反8制作方法还包括：刻蚀去除部分第一凹陷3061暴露的第一电介质层306，在第一电介质层[0077]由于位线隔离结构305之间的沟槽具有较大的深宽比，通过旋涂绝缘介质填充沟9构为非晶碳_氮氧化硅_旋涂硬掩膜_氮氧化硅构成的案化(Self_AlignedQuadruplePatterning，SAQP)工艺、自对准八重图案化(Self_对准四重曝光掩膜图案或自对准八重曝光掩膜图案中的一种

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