CN119486109A 半导体结构及其制造方法、存储系统 （长江存储科技有限责任公司）

本申请提供了一种半导体结构及其制造方成沿第二方向延伸穿过存储区和非存储区的隔2形成在所述存储区内且沿所述第二方向延伸的导电结构，并形伸的导电结构，并形成沿所述第二方向延伸穿过所述存储区和所述非存储区的隔离结构，形成在所述存储区内、穿过所述初始半导体形成沿所述第一方向交替排布且沿所述第二方向延伸穿过所述初始半导体柱和所述4.根据权利要求2或3所述的方法，其特征在于，在所述存储区在所述存储区形成沿所述第一方向延伸的多个第在所述第一沟槽和所述第二沟槽内形成填充介质层形成在所述存储区内、穿过所述初始半导体柱且沿所述第二方向延伸的初始第三沟在所述初始第三沟槽和所述第四沟槽分别形成第一3形成沿所述第三方向穿过所述导电层至暴露出所述沿所述第三方向回刻部分所述第一隔离结构，并在回刻的空间内形成第三电介质层；在所述非存储区形成沿所述第三方向延伸至所述隔离结构且沿所述第一方向延伸的半导体层，包括多个存储区和至少一个非存储区，所述4栅极电介质层，位于所述导电结构和所述半导体柱之间至少一个三维存储器，每个所述三维存储器包括如5邻存储单元的隔离结构的布线引出空间也会受到[0003]本申请提出的实施方式可解决或部分解决上述背景技术部分提出的不足或现有的第三沟槽和第四沟槽，其中第三沟槽和第四沟槽将初始半导体柱分割成多个半导体柱，67[0020]在一个实施方式中，半导体结构还包括分别设置于半导体柱的两端的源极和漏[0025]图2至图17是根据本申请的一示例性实施方式的形成导电结构和隔离结构的工艺[0026]图18至图35是根据本申请的另一示例性实施方式的形成导电结构和隔离结构的8方向Z可两两垂直。存储区A可用于形成包括多个存储单元的存储阵列(包括下文形成的导9区B的隔离结构1500，其中，导电结构1400可位于半导体柱1210的第一侧壁处，隔离结构II_VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。第一介电[0051]在一示例性实施方式中，可通过诸如化学气相沉积(chemicalvapor[0052]图3和图4是根据本申请示例性实施方式提供的形成初始半导体柱1200的结构示形成沿第一方向Y延伸的第二沟槽200，其中第二沟槽200的宽度可大于第一沟槽100的宽[0054]示例性地，可采用刻蚀工艺刻蚀第二介电层1120、第一介电层1110和半导体层多种干法蚀刻和/或湿法蚀刻工艺刻蚀半导体层1100，以在半导体层1100中蚀刻形成第一沟槽100和第二沟槽200，其中存储区A内未被去除的半导体层1100可形成初始半导体柱导体柱1200且沿第二方向X延伸的第三沟槽310(图11或图12)，并形成沿第二方向X延伸穿过初始半导体柱1200和非存储区B的第四沟槽400(图6或图7)，其中第三沟槽310和第四沟[0058]图6和图7是根据本申请示例性实施方式提供的形成初始第三沟槽300、第四沟槽二方向X延伸的初始第三沟槽300，并形成沿第二方向X延伸穿过初始半导体柱1200和非存层1110和半导体层1100，形成位于存储区A的初始第三沟槽300以及延伸穿过存储区A和非[0061]在本申请中，通过设置初始第三沟槽300和第四沟槽400穿过初始半有利于将初始半导体柱1200分割成多个半导体柱1210。通过设置第四沟槽400延伸穿过存[0062]图8和图9是根据本申请示例性实施方式提供的形成第一牺牲层1310和第二牺牲材料等介电材料形成第一牺牲层1310和[0065]图11和图12是根据本申请示例性实施方式提供的形成第三沟槽310的结构示意[0070]示例性地，栅极电介质层1630可以是在沿第二方向X延伸的半导体柱1210的侧壁[0071]然后，可在第三沟槽310中的栅极电介质层1630的内侧形成导电层1410。示例性在栅极电介质层1630的内侧沉积一种或多种导电材料例如金属和/或金属化合物例如金属成栅极结构；其剩余部分可作为用于将栅极结构与接触结构1700(图36或图37)连接的字[0076]示例性地，如图16所示，可形成沿第三方向Z贯穿栅极电介质层1630和导电结构置通孔700的尺寸和/或位置，以将第三沟槽310中的栅极电介质层1630和导电结构1400分[0078]图16和图17是根据本申请示例性实施方式提供的形成隔离结构1500的结构示意[0081]示例性地，如图18所示，半导体层1100的表面可形成有依次堆叠的第一介电层II_VI族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。第一介电[0083]图19和图20是根据本申请示例性实施方式提供的形成初始半导体柱1200的结构区B形成沿第一方向Y延伸的第二沟槽200，其中第二沟槽200的宽度可大于第一沟槽100的沿第二方向X延伸穿过初始半导体柱1200和非存储区B的第三沟槽310(图27或图28)和第四沟槽400(图22或图23)。第三沟槽310和第四沟槽400可将初始半导体柱1200分割成多个半[0086]图22和图23是根据本申请示例性实施方式提供的形成初始第三沟槽300、第四沟区A和非存储区B内形成沿第二方向X延伸穿过初始半导体柱1200和非存储区B的初始第三沟槽300和第四沟槽400，即初始第三沟槽300和第四沟槽400均可穿过存储区A和非存储区槽400可将初始半导体柱1200分割成多个半导体柱1210。本申请通过刻蚀半导体层1100形[0089]图24和图25是根据本申请示例性实施方式提供的形成第一牺牲层1310和第二牺碳材料等介电材料形成第一牺牲层1310和[0092]图27和图28是根据本申请示例性实施方式提供的形成第三沟槽310的结构示意[0097]示例性地，栅极电介质层1630可以是在沿第二方向X延伸的半导体柱1210的侧壁[0098]然后，可在第三沟槽310中的栅极电介质层1630的内侧形成导电层1410。示例性在栅极电介质层1630的内侧沉积一种或多种导电材料例如金属和/或金属化合物例如金属成栅极结构；其剩余部分可作为用于将栅极结构与接触结构1700(图36或图37)连接的字刻工艺，以在第三沟槽310的底部使初始导电结构1420断开，直到暴露出第一电介质层[0102]图32和图33是根据本申请示例性实施方式提供的形成隔离结构1500的结构示意有一定间隔的两个通孔700，以将环形的栅极电介质层1630和初始导电结构1420分隔成两置通孔700的尺寸和/或位置，以将第三沟槽310中的栅极电介质层1630和初始导电结构[0106]图34和图35是根据本申请示例性实施方式提供的形成导电结构1400的结构示意[0108]图36和图37分别是根据本申请示例性实施方式提供的形成接触结构1700的两种体柱1210的第二侧壁处的第一隔离结构1510[0111]本申请通过设置接触结构1700与导电结构1400连接，可实现字线(导电结构1400[0113]图38和图39分别是根据本申请示例性实施方式提供的形成引出结构1800的两种伸至第二隔离结构1520的多个引出孔1810，其中多个引出孔1810可沿第一方向Y排布。然过一种或多种干法蚀刻和/或湿法蚀刻工艺刻[0119]在本申请另一示例性实施方式中，如图39所示，在非存储区B中形成与隔离结构1500连接的引出结构1800，可包括：在非存储区B形成沿第三方向Z延伸至第二隔离结构过一种或多种干法蚀刻和/或湿法蚀刻工艺刻蚀方向Z延伸。导电结构1400可位于半导体柱1210的第一侧壁处且在存储区A内沿第二方向X[0131]隔离结构1500可沿第二方向X延伸穿过存储区A和非存储区B，并且隔离结构1500壁处的第一隔离结构1510和位于非存储区B的第层1650可位于第一隔离结构1510的一侧且与[0133]本申请通过设置接触结构1700与导电结构1400连接，可实现字线(导电结构1400[0134]引出结构1800可设置在非存储区B中并与隔离结构1500连接。在本申请一示例性[0136]示例性地，半导体结构还可包括位于第二导电层的内侧的第二电介质层1640(图[0137]示例性地，半导体结构还可包括分别设置于半导体柱1210的两端的源极和漏二方向X延伸的部分)可以耦合至栅极电极(导电结构1400的、与半导体柱1210对应的部[0138]由于在上文中描述制造半导体结构的方法1000时涉及的内容和结构可完全或部被设计为在高占空比环境下工作，比如用作移动器件的数据存储装置的SSD或嵌入式多媒储器14读取的或者被写入到三维存储器14的数据有关的纠错码(errorcorrectioncode，[0143]控制器16和一个或多个三维存储器14可被集成到各种类型的存储器系统中，例计算机存储器卡国际协会)、CF卡、智能媒体(SM和/或操作速度高于存储器卡22的存储容量和/或操作速度。