CN119486181A 一种半导体器件及其制作方法 （合肥晶合集成电路股份有限公司）

本发明公开了一种半导体器件及其制作方2在所述衬底内形成屏蔽栅引线沟槽和屏蔽栅沟槽，所述屏蔽在屏蔽栅介质层上沉积第一栅极材料层，所述第一栅极材在所述第一栅极材料层上形成保护层，所述保护层的表面与从所述衬底两侧分别进行倾斜刻蚀去除所述屏蔽栅沟槽内的所述所述倾斜刻蚀的刻蚀角度α相等，一次所述倾斜刻蚀暴露所述屏蔽栅沟槽内的二分之一的度的二分之一与所述屏蔽栅沟槽侧壁上的所述屏蔽栅介质层厚度之间的差值，b为所述保在形成屏蔽栅极后，在所述屏蔽栅极和所述屏蔽栅介一介质层在所述屏蔽栅极上的厚度大于所述屏蔽栅沟槽侧壁上的所述屏蔽栅介质层和所去除所述屏蔽栅沟槽侧壁上的所述屏蔽栅介质层和所述第一介质3屏蔽栅引线沟槽和屏蔽栅沟槽，设置在所述衬底内，在所述屏蔽屏蔽栅介质层，设置在所述引线栅极与所述衬底之间以及所述屏控制栅极，设置在所述屏蔽栅极上，所述控制栅极和所述4从所述衬底两侧分别进行倾斜刻蚀去除所述屏蔽栅沟槽内的所述5[0007]在本发明一实施例中，所述保护层的材料和所述屏蔽栅蔽栅引线沟槽内的所述第一栅极材料层上剩余部分所述第一介质层在所述屏蔽栅极上的厚度大于所述屏蔽栅沟槽侧壁上的所述屏蔽栅介质层述第一介质以及所述第一介质的两侧的屏蔽栅介质层为所述栅6[0036]需要说明的是，本实施例中所提供的图示仅以示意方式遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的7232F236蔽栅沟槽142的开口宽度的二分之一，屏蔽栅引线沟槽141和屏蔽栅沟槽142的底部例如为8介质层15上沉积第一栅极材料层16，直至完全填充屏蔽栅引线沟槽141和屏蔽栅沟槽142。料，且保护层17例如通过低压化学气相沉积、离子增强化学气相沉积（Plasma_Enhanced护层17进行两次倾斜刻蚀，又例如采用选择性干法刻蚀，去除屏蔽栅沟槽142上的保护层化硫和氧气的混合气体或四氟化碳和氧气的混合气小于预设角度β,在单次倾斜刻蚀过程中，当暴露出屏蔽栅沟槽142内二分之一的第一栅极9栅极材料层16低于衬底表面，屏蔽栅引线沟槽141内的第一栅极材料层16与衬底10的表面屏蔽栅沟槽142内的第一栅极材料层16定义为屏蔽栅极162。通过控制沟槽开口大小的关速率大于沟槽侧壁上的沉积速度，即屏蔽栅极162和屏蔽栅介质层15上的第一介质层18的的屏蔽栅介质层15和第一介质层18的总厚度15和第一介质层18进行刻蚀，去除屏蔽栅沟槽142侧壁上的屏蔽栅介质层15和第一介质层由于屏蔽栅引线沟槽141内的屏蔽栅介质层15的顶部与刻蚀液接触，屏蔽栅介质层15向衬一介质层18、第一介质层18两侧的屏蔽栅介质层15以及屏蔽栅沟槽142侧壁上的氧化层19第二栅极材料层20例如通过化学机械研磨进行平坦化。由于屏蔽栅极162上的栅间介质层外延层102为N型时，掺杂区22内的掺杂离子例如为磷或砷等N型杂质，当外延层102为P型本实施例中，可以例如通过高密度等离子体化学气相沉积在衬底10上形成层间介质层23，从而形成导电插塞。导电插塞包括第一导电插塞241、第二导电插塞242和第三导电插塞