CN119486205A Ldmos器件及其制备方法 （晶芯成(北京)科技有限公司）

开发区科创十三街29号院一区2号楼本申请公开LDMOS器件及其制备方法，该括覆盖第一隔离结构表面的场板介质层和位于板电极层的长度为第一隔离结构表面长度的1/2_3/4。本申请能够使器件导通电阻和工艺成本2位于所述半导体层中的体区和漂移区，所述体区具有第位于所述漂移区中的第一隔离结构和第二掺杂类型在所述半导体层表面的位于所述源区和所述漏区之位于所述第一隔离结构表面的场板结构，所述场板结其中，所述场板电极层在所述第一隔离结构表面的沿所述目标方向所述目标方向上所述场板电极层的长度为所述第一隔离结构表面长度的1/2所述漂移区中设有多个所述第一隔离结构，多个所述第一隔离相邻的两个所述隔离结构表面的所述场板电极层相互连接，多个与所述漏区具有最大间距的第一隔离结构表3.根据权利要求2所述的LDMOS器件，其中，5.根据权利要求3所述的LDMOS器件，其中7.根据权利要求6所述的LDMOS器件，所述表面介质层最近的所述场板介质层之间的第一掺杂类型所述场板介质层和所述表面介质层采用的材料为氧化物，所述场板电或者，所述场板介质层和所述表面介质层采用的材在第一掺杂类型的半导体层中形成体区和漂移区，所述3在所述体区中形成第二掺杂类型的源区，在所述漂移区中形在所述半导体层表面形成位于所述源区和所述漏区之在所述第一隔离结构表面形成场板结构，所述场板结构包其中，所述场板电极层在所述第一隔离结构表面的沿所述目标方向所述目标方向上所述场板电极层的长度为所述第一隔离结构表面长度的1/24[0002]BCD（Bipolar_CMOS_DMOS）工艺将双极结型晶体管（BipolarJunction种器件，BCD工艺一般采用LDMOS器件。LDMOS器件通常通过改善漏端设计提高水平方向耐压，现有方案中一种架构是在栅结构下方的半导体层表面设置降低表面电场氧化层来提高器件水平方向耐压，另外一种架构是在漏端设置浅沟槽隔离（ShallowTrenchIsolation，简称STI）结构并通过增加浅沟槽隔离结构的长度和深度来提高器件水平方向耐压。[0004]随着LDMOS器件工作电压的提高，现有方案中增加浅沟槽隔离结构的长度和深度降低表面电场氧化层的长度和厚度来提高器件水平方向耐压的技术会导致器件工艺难度场板结构的合理设置使器件导通电阻和工艺成本不显著提高的情况下在所述半导体层表面的位于所述源区和所述漏区之5其中，所述场板电极层在所述第一隔离结构表面的沿所述目标方向的中心位置，且在所述目标方向上所述场板电极层的长度为所述第一隔离结构表面长度的1/述目标方向以相互分离的方式排列；介质层最近的所述场板介质层之间的第一掺或者，所述场板介质层和所述表面介质层采用的材料为高介电常数的介质材料，在第一掺杂类型的半导体层中形成体区和漂移区，所述体区具有第一掺杂类型，所述漂移区具有与第一掺杂类型相反的第二在所述半导体层表面形成位于所述源区和所述漏区之其中，所述场板电极层在所述第一隔离结构表面的沿所述目标方向的中心位置，且在所述目标方向上所述场板电极层的长度为所述第一隔离结构表面长度的1/2_3/4，所6离结构表面的场板介质层和位于场板介质层表面的场板电极层，场板电极层与栅结构连电极层的长度为第一隔离结构表面长度的1/2_3/4，从而通过合理设置场板电极层的位置结构能够将漂移区中的电荷充分分散开，从而显著降低漂移区在漏区下方区域的电场强的场板介质层之间的第一掺杂类型的掺杂区，该掺杂区的设置使得LDMOS器件采用了双重型为P型掺杂的情况下电离受主带负电，第一掺杂类型为N型掺杂的情况下电离施主带正且在第一隔离结构对反向电场的隔离作用下第一隔离结构的存在漏区一侧的电场峰值也图3所示为根据本申请实施例的场板电极层在目标方向上的多个一维尺寸得到的图6所示为根据本申请实施例的LDMOS器件的一种制备方法执行过程中一些阶段7区103中的浅沟槽隔离结构105和漏区106，位于半导体层101表面的降低表面电场氧化层器件100的水平方向耐压，还可以通过增加浅沟槽隔离结构105的长度和深度来提高LDMOS[0026]上述提高LDMOS器件100的水平方向耐压的方案中，增加浅沟槽隔离结构105的长度和深度会使得LDMOS器件100的整体尺寸增大，LDMOS器件100的导通电阻也会随之增大；增加降低表面电场氧化层107的长度和厚度会导致器件工艺难度增加，器件工艺成本随之区203中的第一隔离结构205和第二掺杂类型的漏区206，漏区206和源区204沿目标方向排盖第一隔离结构205表面的场板介质层209a和位于场板介质层209a表面的场板电极层[0029]上述第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一8且相较于半导体层201来说源区204和漏区206为N[0032]根据实验证明：场板电极层209b在第一隔离结构205表面的位置通过影响电势线分布来影响第一隔离结构205底部吸引电荷的数量，从而间接地影响LDMOS器件200的水平表面长度之间的比例关系会通过影响电势线分布来影响第一隔离结构205底部吸引电荷的[0034]图3所示为场板电极层209b在目标方向上的多个长度得到的多个碰撞产生率的分1向上的长度为0.5um，漏区电极下方的虚线框框出的碰撞产生率大于阈值的区域在目标方下方的虚线框框出的碰撞产生率大于阈值的区域在目标方向上的长度为0.501um；图3的率大于阈值的区域在目标方向上的长度为01/2增加到3/4的过程中，或者说是在目标方向上场板电极层209b与第一隔离结构205的同9第一隔离结构205表面在目标方向上长度过将场板电极层209b设置在第一隔离结构205表面的沿目标方向的中心位置以及将场板电极层209b在目标方向上的长度设置为第一隔离结构205表面在目标方向上长度的1/2_3/4，使得漂移区203中在漏区206下方区域中的高碰撞电离区域在考虑工艺难度的情况下得到的场板电极层209b皆能够基于栅结构207通电而通电。多个场板电极层209b可以如图2中[0039]进一步地，多个第一隔离结构205在目标方向上的长度不相同，且第一隔离结构第一隔离结构205底部会吸引较多电荷，从而有利于漂移区203中的电荷从距离漏区206较隔离结构205中每一个的深度皆可以如图3所示实验设置为0.25um，这样第一隔离结构205表面的场板结构209能够使得第一隔离结构205底部吸引电荷，并且不会因第一隔离结构[0041]参照图2或图4，一些示例中LDMOS器件200还可以包括位于漂移区203表面的表面介质层208，表面介质层208至少部分被栅结构207覆盖，且表面介质层208与场板介质层成本的情况下在场板结构209的基础上进一步降低LDMOS器件20两个第一隔离结构205之间的第一掺杂类型的掺杂区210，以及在漂移区203中位于表面介质层208与距表面介质层208最近的场板介质层209a之间的第一掺杂类型的掺杂区210。掺在第一隔离结构205对反向电场的隔离作用下第一隔离结构205的存在漏区206一侧的电场较于体区202来说掺杂区210可以为P型重掺杂。图2和图4各自所示的两个LDMOS器件200的为第一掺杂类型的重掺杂区。图2和图4各自所示的两个LDMOS器件200通过第二隔离结构的栅电极层可以同场板电极层209b一样也采用多晶硅。在场板介质层209a和表面介质层[0044]另一些示例中，上述场板介质层209a和表面介质层208采用的材料为高介电常数207中的栅介质层可以同场板介质层209a以及表面介质层208一样也采用高介电常数的介制备方法。图5所示为本申请实施例提供的LDMOS器件的一种制备方法的流程图。如图5所上场板电极层的长度为第一隔离结构表面长度的1/2_3/4，从而通过合理设置场板电极层的位置和大小使得形成的LDMOS器件具有较高的击穿电压，同时还不需要导通电阻和工艺[0047]图6所示为根据本申请实施例的L