CN119497367A 一种半导体器件及其制造方法、存储器系统 （长江存储科技有限责任公司）

本公开实施例提供一种半导体器件及其制述刻蚀停止层以及去除至少部分位于所述刻蚀2提供依次堆叠的第一半导体层、刻蚀停止层和第一叠层结构，所述形成贯穿所述第一叠层结构并延伸至所述刻蚀停止层中去除所述第一半导体层、所述刻蚀停止层以及去除至少部分位所述去除所述第一半导体层、所述刻蚀停止层以及去除至少部分位于形成和所述第二电极连接的读取晶体管；其中，所述形成和所述第二电极连接的写入晶体管；其中，所述写入晶体管的源形成和所述第二电极连接的写入晶体管；其中，所述写入晶体管的源形成和所述第二电极连接的读取晶体管；其中，所述提供第二半导体结构，所述第二半导体结构包括第二半导体层和键合所述第一半导体结构和所述第二半导体结构；其3提供第二半导体结构，所述第二半导体结构包括第二半导体层和键合所述第一半导体结构和所述第二半导体结构；其8.根据权利要求4或5所述的半导体器件的形成贯穿所述第二叠层结构并延伸至所述第二电极中的第形成贯穿所述第三叠层结构并延伸至所述第二电极中的第在所述第二沟道孔中形成第二栅介质层和第二沟道层；和所述第二电极的第二端连接的第二晶体管；其中，所述4和所述第一半导体结构相互键合的第二半导体结构，所述第二叠层结构和第三叠层结构，所述第二叠层结构和所位于所述第三叠层结构内的第二晶体管；所述第二晶体管贯穿所述第二叠层结构并延伸至所述第二电极中的第一沟道结构；所端分别形成所述第一晶体管的源极和漏极；所述第一晶体管的源极和所述第二导电层连贯穿所述第三叠层结构并延伸至所述第二电极中的第二沟道结构；所第二叠层结构和第三叠层结构，所述第二叠层结构和所位于所述第三叠层结构内的第一晶体管；所述第一晶体管56[0011]在一些实施例中，所述第二电极沿堆叠方向上相对设置的两端分别和第一晶体止层中的第一电极和介质层，以暴露出位于所述刻蚀停止层中的至少部分第二电极之后，78形成所述第二晶体管的源极和漏极；所述第二晶体管的源极或者漏极和所述第二电极连9[0078]下面将结合本公开实施方式及附图，对本公开实施方式中的技术方案进行清楚、或其它取向)并且在此使用的空间描述语相应晶体管101，第一晶体管101可以例如包括沿垂直于衬底110的方向进行延伸的半导体柱114和绝缘层115；刻蚀形成贯穿叠层结构113并且暴露出第一晶体管的源极107或者漏极第二电极106沿垂直于衬底110的方向上具有相对设置的两端，第一晶体管的源极107和第[0096]本公开实施例中，刻蚀形成贯穿第一叠层结构并延伸至低半导体器件的制造难度，从而有利于提升第一叠层结构的堆叠层数且提高电容的集成(例如为硅(Si)衬底、锗(Ge)衬底等)、至少一个III_V化合物半导体材料(例如为氮化镓至少一个有机半导体材料或者在本领域已知的[0102]本公开实施例对第一叠层结构所包括的第一导电层和层间绝缘层的层数以及厚种沉积工艺来实现。其中，沉积工艺可以包括但不限于物理气相沉积(PhysicalVapor停止层301中的电容孔305。电容孔305的侧壁同时暴露出第一叠层结构302的第一导电层容孔305位于第一导电层303(或者，子电极310)处的孔径和电容孔305位于层间绝缘层304处的孔径相同；形成覆盖电容孔305底部和侧壁的介质层307；在电容孔305中填充导电材氮化钛层311和覆盖电容孔305底部和以形成第一电极306的子电极310。在一些实施例中，第一导电层303的材料可以和子电极310的材料相同或者不同。电容309的第一电极306的子电极310可以和第一导电层303电连[0120]在第一叠层结构302上形成第二叠层结构318；第二叠层结构318包括第二导电层Z方向刻蚀形成贯穿第一隔离层326、第二绝缘层325和第二导电层319的第一子沟道孔327和侧壁的第一栅极子层329和填满第一沟道孔320的第二栅极子上相对设置的两端分别形成读取晶体管的源极335(如图3B中虚线圆框所示)和读取晶体管的漏极336(如图3B中点划线圆框所示)；其中，读取晶体管的源极335和第二导电层319连接，读取晶体管的漏极336和第一位线332连接。为方便示意读取晶体管的源极335和漏极接触孔333底部和侧壁的氮化钛层和填满第一[0131]图3B示意出第二导电层319围绕第一沟道层321，和第二导电层319接触的部分第一沟道层321形成读取晶体管的源极335；图3B还示意出第一沟道层321围绕第一位线332，和第一位线332接触的部分第一沟道层321形成读取晶体管的漏极336。图3B示意出第一沟[0133]提供第二半导体结构337，第二半导体结构337包括第二半导体层338和位于第二[0135]键合第一半导体结构341和第二半导体结构337；其中，第一晶体管315位于电容将第二半导体结构337键合于第二叠层结构318上，此时，第二半导体结构337的外围电路[0138]本公开实施例中，可以沿Z方向去除位于刻蚀停止层中的部分第一电极和部分介的目的在于使得后续工艺过程中形成的第二晶体管可以和第二电极的第二端电连接。因开实施例提供的半导体器件的制造方法有利于提升第一叠层结构的堆叠层数且提高电容体管340可以例如为写入晶体管342，写入晶体管的源极352(如图3E中点划线圆框所示)或者写入晶体管的漏极351(如图3E中虚线圆框所示)和第二电极308的第二端314连接。图3E示意出写入晶体管的源极352和第二电极308的第二[0145]在第一叠层结构302上形成第三叠层结构343；第三叠层结构343包括第三导电层[0147]在第二沟道孔345中形成第二栅介质层346和第二沟道层347；其中，第二沟道层结构343并延伸至第二电极308的第二端314中的第二沟道孔345；形成覆盖第二沟道孔345[0151]图3E示意出第三导电层344围绕第二栅介质层346，第二栅介质层346围绕第二沟晶体管的栅极358围绕第二沟道层347，写入晶体管342为全环绕栅极(Gate_All_Around，极308中的部分第二沟道层347可以形成写入晶体管的源极[0157]相较于相关技术方案中1T1C或多C架构的铁电随机存取存储器(Ferroelectric者读取晶体管。形成读取晶体管和写入晶体管的工艺过程可以参考图3A至图3E的相关描一电极和部分介质层之后，突出于第一叠层结构表面的部分第二电极可以和介质层接触，[0186]和第一半导体结构341相互键合的第二半导体结构337，第二半导体结构337包括[0191]位于第三叠层结构343内的第二晶体管340；第二晶体管340的源极352或者漏极[0194]贯穿第二叠层结构318并延伸至第二电极308中的第一沟道结构360；第一沟道结道层321沿堆叠方向上相对设置的两端分别形成第一晶体管(即，读取晶体管)的源极335晶体管)的漏极336和第一位线332连接；第一栅极层323和第二电极308连接，第一晶体管介质层322和第一栅极层323表面低于第一沟道层321表面，第三绝缘层331和第一位线332[0199]贯穿第三叠层结构343并延伸至第二电极308中的第二沟道结构361；第二沟道结管340的源极352或者漏极351和第二电极308连接，第二晶体管340的漏极351或者源极352[0216]在另一些实施例中，控制器502被配置为用于在高占空比环境S构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施用在其他相关的技术领域均包括在本公开的专利保护