CN119497381A 半导体装置及其制造方法 （铠侠股份有限公司）

201910486286.12019.06.05在第1方向交替设置的多个电极层及多个绝缘的所述第1方向与所述多个第1半导体层及所述所述第1半导体层及所述第1配线侧的第1表面以及所述第1半导体层及所述第1配线相反侧的第21半导体层的所述第1方向的区域及所述第1配线2所述第2半导体层具有所述第1半导体层侧的第1表面、及所述第1半所述第1半导体层具有从所述第1膜突出的第1突出部分，所述第1表面及所述第2表面为遍及所述第1半导体层的所述第1方向的区域具有与所2.根据权利要求1所述的半导体装置，其还具备在所述第1膜的所述第1方向上设置在3.根据权利要求2所述的半导体装置，其还具备在所述第1膜的所述第1方向上设置在所述包含半导体或金属的层的所述第1方向的一端与所述第2半导5.根据权利要求3所述的半导体装置，其还具备设置在所述第1膜外且在所述第1方向6.根据权利要求1至4中任一项所述的半导体装9.根据权利要求1所述的半导体装置，其中所述第1半导体层的所述第1突出部分自所述第1膜向所述第2半导体层内突出，所述第2半导体层以与所述第1半导体层的所述第1突所述第2半导体层具有所述第1半导体层侧的第1表面、及所述第1半所述第1半导体层具有从所述第1膜突出的第1突出部分，所述第1表面及所述第2表面为遍及所述第1半导体层的所述第1方向的区域具有与所3在第1衬底上形成包含在第1方向上交替设置的多个第1层及多在所述第1膜内介隔电荷储存层形成在所述第1方向上延伸所述第1半导体层的从所述第1膜突出的第1突出部分的所述第1方向的厚度比所述第212.根据权利要求11所述的半导体装置的制造方法，其中所述第2半导体层的厚度为所述包含半导体或金属的层的所述第1方向的一端与所述第2半导14.根据权利要求11所述的半导体装置的制造方法，其中所述第2半导体层为n型半导15.根据权利要求14所述的半导体装置的制造方法，其中所述第2半导体层为多晶硅16.根据权利要求13所述的半导体装置的制造方法，其中所述包含半导体或金属的层所述第1衬底的去除是在使所述第1衬底与所述第2衬底4[0004]本申请基于依据2019年3月18日提出申请的现有日本专利申请第2019_050310号[0006]要求在三维存储器中将通道半导体层与源极配线层等的配线以优选形态电连接[0007]本发明的实施方式提供一种能够将通道半导体层与配线以优选形态电连接的半面具备遍及所述第1半导体层的所述第1方向的区域及所述第1配线的所述第1方向的区域5[0022]阵列芯片1具备包含多个存储单元的存储单元阵列11、存储单元阵列11上的半导电极14的详情将于下文进行说明。阵列芯片1还具备存储单元阵列11下的层间绝缘膜15及[0024]图1示出与衬底19的表面平行且相互垂直的X方向及Y方向以及与衬底19的表面垂出存储单元阵列11的阶梯构造部21。阵列芯片1还具备所述背栅电极14作为存储单元阵列[0026]电路芯片2具备多个晶体管31。各晶体管31具备介隔栅极绝缘膜设置在衬底19上含多个配线的配线层34以及设置在配线层34上且包含多个配线的配线层35。电路芯片2还具备设置在配线层35上的多个通孔插塞36以及在绝缘膜17内设置在这些通孔插塞36上的[0027]阵列芯片1具备在绝缘膜16内设置在金属垫片37上的多个金属垫片41、设置在金属垫片41上的多个通孔插塞42以及设置在这些通孔插塞42上且包含多个配线的配线层43。各字线WL或各位线BL与配线层43内对应之配线电连接。阵列芯片1还具备设置在配线层436[0032]图3表示包含多个阵列芯片1的阵列晶圆W1及包含多个电路芯片2的电路晶圆W2。垫片47及钝化膜48例如在去除衬底20后形成在存储单元阵列11上或通孔插[0036]另外，图1示出绝缘膜16与绝缘膜17的边界面或金属垫片41与金属垫片37的边界检测金属垫片41的侧面或金属垫片37的侧面的倾斜或金属垫片41的侧面与金属垫片37的7k绝缘膜例如为含有稀土类元素的绝缘膜。积层膜58以交替地包含多个字线WL与多个绝缘半导体层55包含从积层膜58向衬底20内突出的突出部分P1，源极配线层102包含从积层膜8到达至这些柱状部的通道半导体层中通道主体层位于较深位置的通道[0052]半导体层12被背栅绝缘膜13及背栅电极14覆盖，它们构成MOS(Metal_Oxide_栅电极14及该字线WL在通道半导体层55内及半导体层12内形成载流子通路而与源极配线使背栅电极14进入突出部分P1间之空间，以及在半导体层12内产生之反转层的厚度为数9线24与电路晶圆W2内的逻辑电路(CMOS(ComplementaryMetalOxideSemiconductor，互[0063]如上所述，本实施方式的半导体装置具备以与通道半导体层55及源极配线层102在半导体层12形成电子层，能够使突出部分P1的深度不同的多个通道半导体层102通过同[0068]半导体层12具有通道半导体层55及源极配线层102侧的第1表面以及通道半导体[0069]本实施方式的第1表面及第2表面与第1实施方式同样地因突出部分P1、P2的影响[0074]半导体层12具有通道半导体层55及源极配线层102侧的第1表面以及通道半导体[0077]此外，本实施方式的半导体装置也可与第1实施方式同样地还具备背栅绝缘膜13[0079]本实施方式的图9与第3实施方式的图8对应。本实施方式的通道半导体层55及源[0080]半导体层12具有通道半导体层55及源极配线层102侧的第1表面以及通道半导体本实施方式的第1表面及第2表面为遍及半导体层55的+Z方向的区域及源极配线层102的+Z104也同样成立，于在半导体层12的表面形成其它层来代替金属层104的情况下也同样成[0084]此外，本实施方式的半导体装置也可与第1实施方式同样地还具备背栅绝缘膜13随附的权利要求书及与之同等的范围意图包括包含在发明的范围或主旨内的这种方式或