华为海思数字IC设计校招真题及答案（回忆版）

华为海思数字IC设计校招真题及答案（回忆版）重要说明：海思官方不对外放出原版试卷，本文全部为往届考生回忆版真题（市面流传最高频），附带标准答案与解析，覆盖Verilog、时序STA、CDC跨时钟域、DFT、数电基础、低功耗、手撕代码七类核心考点。一、单项选择题先看答案速查，再按题号回看解析。六道题的答案集中在下面这张表里，右侧一句提醒用于考前快速回忆。题号考点答案关键提醒1Verilog赋值规范C时序逻辑用非阻塞<=，组合逻辑用阻塞2建立时间setuptimeB要求数据在时钟沿之前就稳定34位有符号补码加法B1000是−8，不是+84DFT可测性设计BECO改动必须同步维护DFT网表5位选择语法+:B起始位是最低位，向上取width位6异或门与MUX实现1个一个2选1即可搭出异或1.Verilog赋值规范题目：下列说法正确的是（）A.时序逻辑中优先使用阻塞赋值B.组合逻辑优先使用非阻塞赋值C.always@(posedgeclk)时序块内必须使用非阻塞赋值<=D.复位电路禁止使用阻塞赋值答案：C解析：时序逻辑为沿触发，使用非阻塞赋值<=，可避免仿真与综合之间的竞争；组合逻辑使用阻塞赋值=。异步复位信号本身可以使用阻塞赋值，因此D错误。2.建立时间setuptime的定义题目：建立时间Tsu是（）A.时钟沿到来之后，数据需要保持稳定的最小时间B.时钟有效沿来临之前，数据必须提前稳定的最小时间C.数据从变化到稳定的最大延时D.时钟高电平的最小持续时间答案：B解析：保持时间Thold才是时钟沿之后数据仍需稳定的最小时间，注意与建立时间的方向区分。3.4位有符号补码运算0101+1000题目：结果为（）A.12B.−3C.13D.−4答案：B解析：4位有符号补码取值范围为−8~+7。0101即+5，1000即−8，两者相加为−3。4.DFT可测性设计题目：下列说法错误的是（）A.scan设计要求时钟、复位可控B.做ECO工程改动时不需要考虑DFT网表C.主流scan采用MUX-DFF结构D.MBIST用于存储器自测答案：B解析：ECO属于门级修改，必须同步维护DFT网表，否则scan链会断裂、测试直接失效。5.位选择语法data[0+:8]题目：reg[31:0]data;中data[0+:8]等价于（）A.data[0:7]B.data[7:0]C.data[8:0]D.data[31:24]答案：B解析：[start+:width]的含义是「起始位为最低位、向上取width位」，因此0+:8等价于data[7:0]；反向写法-:则表示从起始位向下取。6.异或门最少用几个2选1MUX实现题目：仅用2选1MUX实现异或逻辑，最少需要几个？答案：1个解析：把A接到选择端，两路数据分别接B与~B，即Y=A?~B:B，一个MUX即可完成异或。二、简答题这一部分是海思笔试与面试的必考区，答案按「定义—成因—解决」的顺序组织，可直接背记。1.亚稳态是什么？产生场景与解决方法定义：触发器采样时若输入数据不满足setup/hold，输出会停留在高低电平之间的震荡区，电平不确定，并且需要经过一段恢复时间才能稳定，这段不确定窗口即亚稳态。产生场景：跨时钟域CDC的异步信号直接打拍；异步复位信号的释放时刻；输入信号与本地时钟完全异步。解决方法：单比特异步信号：使用两级同步器（2-FF）。多比特信号：使用异步FIFO（格雷码地址）或握手协议。约束层面：减小数据变化窗口，使MTBF（平均无故障时间）满足指标。2.同步复位、异步复位与异步复位同步释放方式特点主要缺点同步复位复位信号只在时钟沿生效；时序好，无需recovery/removal检查必须有时钟才能完成复位异步复位复位立刻生效，不依赖时钟复位撤销若接近时钟沿，会产生recovery/removal违例，引发亚稳态异步复位同步释放复位拉低时异步生效，复位释放先打拍同步到时钟域多一级触发器开销，复位释放延后约两个周期海思推荐：异步复位同步释放，这是工业界主流做法，兼顾了「复位立即生效」与「释放不带亚稳态」两个需求。3.建立时间违例与保持时间违例怎么修建立违例（Tsu）：本质是数据来得太慢降低时钟频率；缩短组合逻辑路径：拆流水线、重排逻辑结构；换用更快的标准单元、减小线延时；对确实可以放宽的路径设置多周期约束（multicycle）。保持违例（Thold）：本质是数据走得太快在数据路径上插入缓冲器增加延时；调整时钟skew，加大时钟路径延时。注意：保持违例与频率无关，高频低频都可能出现，因此比建立违例更容易被忽略。4.异步FIFO原理与深度计算原理：写指针在写时钟域产生，读指针在读时钟域产生，空满判断需要把对侧指针同步过来。多比特二进制指针直接跨时钟打拍时会出现多位同时翻转，采样可能得到完全错误的中间值；采用格雷码后相邻数值只有1bit翻转，跨时钟采样最多错1bit，对应指针只会偏差一个位置，不会跳变到错误的大值，从而保证空满判断安全。深度公式（写快读慢场景）：Depth=Burs其中Burst_len为写侧突发长度，f_wr为写时钟频率，f_rd为读时钟频率。5.竞争冒险定义：组合逻辑的多条输入路径延时不一致，当输入变化时输出上出现窄脉冲毛刺，即竞争冒险。消除方法：增加冗余项，覆盖卡诺图上相邻但不相交的圈；输出加寄存器打一拍，把毛刺挡在寄存器之前；选通信号避开毛刺出现的窗口再取样。6.低功耗设计手段时钟门控（ClockGating）：最常用，关掉闲置模块的时钟，直接省动态功耗。电源门控（PowerGating）：切断模块电源，需要Isolationcell、Retentioncell配合。DVFS：动态调整电压与频率，按负载运行在最低可用工作点。多电压域MVS：按性能需求为不同模块分配不同电压。降低翻转率：格雷码、数据总线编码、操作数隔离。三、手撕代码题笔试与面试都会要求现场手写，下面三段是最高频的原题模板，重点记结构而不是背代码。1.异步复位同步释放考点：复位拉低异步生效，复位释放经两级触发器同步后再输出。verilog

modulerst_sync(

inputclk,

inputrst_n_async,

outputregrst_n_sync

);

regrst_n_r1;

always@(posedgeclkornegedgerst_n_async)begin

if(!rst_n_async)begin

rst_n_r1<=1'b0;

rst_n_sync<=1'b0;

endelsebegin

rst_n_r1<=1'b1;

rst_n_sync<=rst_n_r1;

end

end

endmodule2.50%占空比三分频考点：上升沿计数0、1、2，在计数值为1和2时各翻转一次输出，得到占空比50%的三分频时钟。verilog

modulediv3_50pct(

inputclk,

inputrst_n,

outputregclk_out

);

reg[1:0]cnt;

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

cnt<=2'd0;

clk_out<=1'b0;

endelsebegin

if(cnt==2'd2)begin

cnt<=2'd0;

clk_out<=~clk_out;

endelseif(cnt==2'd1)begin

cnt<=cnt+1'b1;

clk_out<=~clk_out;

endelsebegin

cnt<=cnt+1'b1;

end

end

end

endmodule3.序列检测器（检测1101，不重叠）考点：状态机一共五个状态，出结果后回到可重新开始的初态，避免重叠检测。verilog

moduleseq_1101(

inputclk,

inputrst_n,

inputdin,

outputregflag

);

localparamS0=0,S1=1,S2=2,S3=3,S4=4;

reg[2:0]curr;

always@(posedgeclkornegedgerst_n)begin

if(!rst_n)begin

curr<=S0;

flag<=1'b0;

endelsebegin

case(curr)

S0:curr<=din?S1:S0;

S1:curr<=din?S2:S0;

S2:curr<=din?S2:S3;

S3:curr<=din?S4:S0;

S4:begin

curr<=din?S2:S0;

flag<=1'b1;

end

default:curr<=S0;

endcase

if(curr!=S4)flag<=1'b0;

end

end

endmodule四、高频面试追加问题三段式状态机怎么写、优势是什么？组合逻辑判断next，时序打拍curr，组合或时序输出单独成段；输出与时序分离，无毛刺。latch锁存器和DFF的区别？什么情况会生成latch？组合逻辑if缺少else、case缺少default，分支未给全赋值时就会推断出latch。AXI4基础：ARVALID/ARREADY的握手规则，Burst类型INCR、WRAP、FIXED的区别。STA静态时序分析的四类路径：reg2reg、input2reg、reg2output、input2output。伪路径falsepath与多周期路径multicyc