Encounter 快速入门教程PPT课件

1、.,1,Ecounter快速入门教程,By：jfchen,.,2,1.数据准备,必要数据：A.综合后Verilog网表，通常以.v结尾；B.标准单元LEF库文件；可选数据：A.IO/Pin位置配置文件；B.MMMC等。,.,3,Encounter标准流程,极简流程,.,4,2.启动Encounter,工作目录管理:假设项目名称为project，在project下新建lib、work文件夹xxx/project/lib（存放各种库文件）xxx/project/work（工作数据区）在work下打开打开终端：输入encounter不能加“&”，回车,.,5,3.菜单简介,File：各种数据文件保存

2、、导入Edit：各种数据属性编辑修改Floorplan：布局设置Power：配置电源/地Place：放置标准单元Route：布线器Option：配置Encounter各项属性,.,6,4.ImportDesign,FileImportDesign,强大的帮助文档，一切不懂都可以从help中找到答案,.,7,FileImportDesign,Advanced页：选择Power项，添加PowerNets：GroundNets：,保存设置：Save可将本次的设置保存到一个文件中，下次再Load的这个文件即可。,.,8,.,9,5.Floorplan规划,设置Die的面积、长宽、利用率等,建立一个初始

3、化的Floorplan,.,10,5.1SpecifyFloorplan：Basic,Size：指定大小Die/IO/CoreCoordinates：通过Die/IO/CoreCoordinate来指定大小。有两种方式来设定die的大小：CoresizebyAspectRatioCoreSizebyWidthandHeightCoreMargins也是有两种方式CoretoDieBoundaryCoretoIOBoundaryCore边界一般都是需要的，用来放置PowerRing，与其他模块的隔离区,.,11,5.2SpecifyFloorplan：Advanced,设置标准单元阵列排布方式选

4、择Site；改变Rows设置改变Rowsspacing改变Rowheight改变底部IO的排列方向,.,12,6.设置IO的位置,启动PinEditor：EditPinEditor,1选择要设置的Pin,2.设定放置边界，层次,3.设置起始位置、间距,.,13,6.2导出IO配置文件,FileSaveI/OFile保存为.io文件，方便下次导入使用，或者添加在ImportDesign中IO设置中,Note:Encounter的每一步操作都可以保存到一个记录文件中，如果要恢复只需load这个文件就可以：FileLoadFileSave所以每一个关键操作后都要单独保存，如SpecifyFloorp

5、lan、PowerPlan、Place、Route等,.,14,7.配置电源、地,Power菜单,添加外围供电环路,添加StdCellRows的供电线路,.,15,7.1AddRing：Basic,添加电源/地的节点名称,设置Ring的类型,设置纵向、横向的layer、width、spacing等,.,16,7.2AddRing：Advanced,选择Die的哪一边需要添加Ring,最后OK确认,.,17,7.3AddStripe：,添加电源/地节点名称，配置线宽、间距以及层次使用,设置每一组Stripe的pitch,设置Stripe的起始和结束位置,最后OK确认,.,18,完成后,Ring,

6、Stripe,.,19,8.Place&Route,8.1放置标准单元,PlacePlaceStandardCellRunFullPlacement：放置全部RunIncrementalPlacement：放置增加的,设置CPU个数以增加place的速度,IncludePre-PlaceOptimization：放置前优化netlistIncludeIn-PlaceOptimization：在放置优化Timingconstraints,.,20,Place之后（无Stripe和Top/BottomRing）,.,21,8.2Route,SpecialRoute：连接Cell、block、Pad

7、的电源和地到全局电源地。TrialRoute：快速的布线，提取参数用于时序分析；用于分析布线阻塞情况；不完全布线，DRC&LVS不一定会通过；NanoRoute：精细完整的布线MixedSignal：基于图形的布线器适用于小型的定制block；,.,22,SpecialRoute,选择需要布线的节点和端口,选择布线层次,最后确认,.,23,.,24,8.3NanoRoute,勾选GlobalRouteDetailRoute,设置CPU核心数，增加布线速度,RouteNanoRouteRoute,.,25,布线结果,在终端下可看到布线的结果，如果有违反，需重复PlaceRoute过程，直到vio

8、lation为零，如果错误较少，也可以手工修改，打开：ToolsViolationBrowser查看详细情况。,.,26,8.4添加Filler在Rows的空白处添加Nwell/Ntap、Ptap，保证Rows的DRC&LVS通过。Filler一般为纵向布线Pitch的整数倍PlaceAddPhycicalCellAddFiller,选择Fillercell,如果有DRCViolation导致不能添加，需把Mode选项里面的PerformDRCViolationChecking去掉,AddFiller也可以在Place完成之后添加,.,27,9.导出数据,选择输出的数据类型,填写输出数据的名称,Layermap文件，对应到PDK的layer层次,输出数据的库名称,数据Topcellname,.,28,MapFile范例：#layernamelayer属性streamlayernumberdatatypenumberA1NET70A1SPNET70A1PIN