SDRAM原理及应用幻灯片

1、1，SDRAM原理和应用，2，主要内容，内存分类SDRAM分类和特性SDRAM结构和接口SDRAM运行和计时内存的新特性和发展趋势，主要内容，3，1，存储分类，存储分类1/3，4，RAM相反，读取或写入顺序访问存储设备中的信息所需的时间和位置(如磁带)之间存在关系。2、挥发性RAM无法在电源关闭时保留资料。要存储数据，必须将其写入长期存储设备(例如Flash)。RAM和ROM的主要区别在于，一旦断电，存储在RAM中而不是ROM中的数据将自动消失。3、动态随机存取内存需要刷新依赖内部存储的电容器存储数据。电容未充电表示0，充电表示1。电容器多或少都有泄漏，所以如果不进行特殊处理，数据会随着时间的

2、推移逐渐消失。刷新是在指定时间内读取电容器的状态，然后将电容器重新充电到其原始状态，以补偿丢失的电荷。需要持续刷新准确地说明了随机访问内存的脆弱性。6，2，SDRAM分类和特性，7，SDRAM的分类，1，SDR SDRAM single Date Rate synchronous dynamic random access memory，2，DDR SDRAM.8、9、10、频率和预取信息；核心时钟频率：SDRAM内部核心的工作频率。外部时钟频率：通过时钟针从外部向SDRAM提供的时钟。数据传输频率：实际数据传输的频率。11，DRAM有两个内部时钟和两个外部时钟。在SDRAM和DDR2时代，这

3、两种时钟频率相同，但在ddr2内存中，内部时钟会变成外部时钟的一半。以DDR2 400为例，数据传输频率为400MHz(每个数据针的400Mbps/pin)，外部时钟频率为200MHz，内部时钟频率为100MHz。内部一次传输的数据可以在外部接口上传输四次，因此即使以DDR方式传输，数据传输频率的基准外部时钟频率仍然必须是内部时钟的两倍。频率和预取、12位和4位数据读取预取是什么？首先从内存默认操作步骤开始：从系统接收读取命令寻址预读数据保存到内存单元队列传输到内存I/O高速缓存传输到CPU系统处理。DDR内存使用200MHz的核心频率，通过两条路径同时发送到I/O高速缓存，实现400M的实际

4、频率。DDR2使用100M的核心频率，通过4条传输路径同时发送到I/O高速缓存，实现400M的实际频率。DDR2可以预取4位数据，因此可以使用四重传输，而DDR只能预读2位数据，因此只能使用2条200M的传输线实现400M。因此，DDR2可以在不降低整体频率的情况下将核心频率降低到100M，从而实现低散热、低电压的要求。通过对即将运行的数据使用预读等待技术，预读可以在需要时快速访问处理活动，从而减少了查找、等待和等待数据的时间。4位预取，13，3，SDRAM结构和接口，14，SDR SDR SDRAM的方框图，15，SDR SDRAM容量计算，Row address: A0至a11 colum

5、n address电容器不能持续保持存储的电荷，因此内存必须定期刷新，以保持划痕数据。18、内存单元基本结构、内存阵列、检测放大器、行解码器和列解码器组成的单元。传感器放大器用于在基本单元中读取或写入内容时放大电荷。列解码器用于查找CPU指定的主地址。每个DRAM基本单位均表示一个“位”(位)，具有列地址和行地址定义的唯一地址。8bit构成一个字节，字节是内存中最小的可寻址单位。DRAM基本单元不能单独寻址。否则，当前内存将更加复杂，不需要。许多DRAM基本单元连接到同一列线，形成一个矩阵结构，此矩阵结构就是bank。大多数SDRAM芯片由4个插槽组成。19，DDR SDRAM的方块图，20，

6、DDR SDRAM介面定义，VDD，VDDQ:电源CLK，/CLK:差动时钟CKE:时脉能量/CS:磁碟片段选择讯号BA0-ba 13360 显示当前数据是否为有效数据21、4、SDRAM操作和计时；22、SDR SDRAM中的电气和初始化过程；23、SDR SDRAM中的电气和初始化过程；1、VDD(用于输入缓冲和逻辑电路)和VDDQ(用于输出buffer和逻辑电路) ，24，状态说明，Idle:空闲，所有命令启动时的状态。Row active:打开具有有效行地址的页面，并选择操作数的行地址和bank地址。Precharge:预先充电，当前行操作结束后，必须提前充电才能开始新行操作。预先充电

7、后自动返回空闲状态。Read and write:对操作数执行相应的读、写操作，完成后自动返回行地址有效状态。Read and write with auto precharge:对操作数进行适当的读、写操作，并在操作后自动执行预充电状态。25、SDR SDRAM中的典型读取操作、26、突发是同一行中相邻存储单元连续传输数据的方式，连续传输的存储单元数是突发长度。只要指定了起始列地址和拆分长度，内存就会自动按顺序对适当数量的存储单元执行读/写操作，而无需继续提供列地址。BL越长，持续的大容量数据传输就越有帮助，但是BL太长反而会浪费总线周期。但是，对于DDR，预取技术不再指示按顺序寻址的存储单

8、元的数量，而是指示连续传输周期的数量。突发长度(BL)、时序参数解释、27、线路到预计充电时间有效。解释表示从RAS到CAS延迟的计时参数。RAS(在请求数据后首先发生)和CAS(在完成RAS后发生)不是连续的，并且有延迟。trcd :tras :Trp、ras precage time、线路预充电时间。也就是说，终止并重新启动一行访问的间隔时间。访问内存所需的延迟，即内存接收CPU命令后响应的速度。作为衡量内存质量的重要指标，CL延迟越小越好。CAS Latency(CL)，28，SDR SDRAM常规写入操作，29，SDR SDRAM DQM读取操作，30，SDR SDRAM DQM写入操

9、作，31，DDR SDRAM常规读取操作，数据在CK的上下方向触发，传输周期缩短到一半，因此为了确保正确的数据传输，传输周期保持稳定，必须精确控制CK的上下间隔。但是，由于温度、电阻变化等原因，CK的上下间距可能会发生变化。与此相反的是，/CK起到了纠正作用，CK俯冲慢，/CK上升慢，下降快。33，SDR的数据传输只是与时钟上升同步，因此不关心时钟的工作周期更改。DDR在升降时同步，使用单时钟信号时很难精确控制数据传输时间，因此可以使用差分时钟信号抑制噪声和其他因素的影响，并提高时钟速度。34，数据选择脉冲(DQS)是DDR的重要功能，主要在一个时钟周期内准确区分每个传输周期，并使接收方正确接

10、收数据。它本质上是数据的真正同步信号。35，DDR SDRAM典型写入操作，36，5，内存的新特性和发展趋势，37，所谓端是在电路的末端吸收信号，从而在电路中不产生反射的情况下产生噪音，破坏信号完整性。在DDR时代，为了防止数据线终端反射信号，必须在主板上安装大量端阻，这不仅增加了主板的制造成本，还增加了PCB的布线复杂性。另一方面，对终端电路的内存要求也不相同，端电阻的大小决定了数据线的信噪比和反射率，因此主板的固定端电阻不适合各种内存模块，对信号质量有一定的影响。DDR2可以根据其独特的特性内置适当的可调端阻，从而确保最佳信号波形。ODT至少为DDR2提供了两个优点：消除主板上的终端电阻，

11、从而降低成本，同时易于设计PCB板。第二种是，结束电阻可能是最佳的，以与内存的“特性”相匹配。on-die termination(ODT)，DDR2中的新功能，38，39，40，Off-Chip Driver，out-of-driven tuning(OCD)DDR2通过调整内部输出驱动的电阻值来调整电压，从而平衡输出信号的上下电阻值。使用OCD减少DQ-DQS的斜率，提高信号的完整性。控制电压以提高信号质量。41，前置Posted CAS(CAS)，前置CAS是为解决DDR内存中的命令冲突而设计的功能。与传统DDR相比，CAS信号可以根据RAS传输。这将立即使地址行空，从而使下一行能够有效

12、地发出命令，并防止命令冲突导致被迫延迟的情况，但不会提前读/写，并确保了足够的延迟/潜伏期。42，重置是DDR3中新增的重要功能，特别添加了相关针脚，使DDR3易于初始化。如果Reset命令有效，DDR3内存将停止所有活动，并切换到最小活动状态以降低功耗。在重置过程中，DDR3内存关闭了大部分固有功能，所有数据接收和发送器均关闭。重置所有内部程序设备，延迟锁定电路(DLL)和时钟电路无法工作，忽略数据总线上的任何操作，可以最大限度地节省DDR3的功耗。重置(Reset)、DDR3的新特性、43、DDR3系统中内存系统操作至关重要的参考电压信号VREF被分割为两个信号，用于命令和地址信号服务的V

13、REFCA和用于数据总线服务的VREFDQ，从而有效地提高系统数据总线的信号噪声水平。参考电压作为DDR3的一个选项提供，该功能允许DDR3内存芯片仅刷新部分逻辑单元，而不是完全刷新，从而最大限度地减少因自我更新而产生的功耗。这与移动内存(移动dram)的设计非常相似。本地自刷新粒子阵列自刷新(pasr)，44，温度自刷新自刷新(SRT)，DRAM必须定期刷新，以防止存储的数据丢失，DDR3但是，DDR3使用了一种新型的自动自我更新设计(ASR，Automatic Self-Refresh)来降低功耗。启动ASR后，DRAM芯片中内置的温度传感器将控制刷新频率。刷新频率高是因为电力消耗大，温度

14、高。温度传感器可在不丢失数据的情况下将刷新频率降至最低，并将工作温度降至最低。但是，DDR3的ASR是可选设计，在市场上不完全支持DDR3内存的此功能。此外，还有一个名为Self-Refresh Temperature(SRT)的附加功能。模式寄存器允许选择两个温度范围，一个是常规温度范围(例如0 85)，另一个是扩展温度范围(例如最高95 )。对于在DRAM内部设置的这两个温度范围，DRAM以固定频率和电流执行刷新操作。45、DDR3不仅具有更高的内存带宽，而且在延迟方面实际有所改进，DDR3内存延迟小于DDR2的想法是单向的。要计算整个内存模块的延迟值，还必须计算内存粒子的工作频率。示例：DDR2-533的CL 4-4-4、DDR2-667的CL 5-5-5和DDR2-800的CL6-6-6的内存延迟为15毫秒。目前，DDR3-1066、DDR3-1333和DDR3-1600的CL值分别为7-7-7、8-8-8和9-9-9。计算内存粒子的工作频率时，内存模块的延迟值应为13.125ns、12ns和11.25ns，与DDR2内存模块相比，CL延迟约为25%