CPLD及电子CAD课程学习报告

1、CPLD及电子CAD课程学习报告实验一：3-8译码器的设计该实验是以硬件直接连接，使我们对MAX+PLUS2这个软件有个基本的了解，并且会使用它的基本功能，例如编译、仿真、下载等功能。实验目的：1. 通过一个简单的38译码器的设计，让学生掌握组合逻辑电路的设计方法；2. 初步了解EPLD设计的全过程，初步掌握Altera软件的使用；3. 掌握组合逻辑电路的静态测试方法。实验过程: 1：首先建立一个以GDF为后缀的文本，画出38译码器的原理图：2：设计项目的编译：选择Start即可开始编译。MAX+PLUS 编译器将检查项目是否有错。3.在底层图编辑器中观察适配结果以及管脚的重新分配、定位。4.

2、对原理图进行波形仿真，逻辑功能正确后下载测试。实验小结：这是第一次接触MAX+PLUS2软件进行译码器设计，虽然操作不怎么熟练，但能最终完成实验，并得到相应的试验结果。通过对MAX+PLUS的使用，我们顺利的完成了3-8译码器的设计.在前续课程的学习中已经知道,所谓译码器就是将具有特定涵义的二进制码进行辨别,并转换成控制信号,而这恰恰是我们这次实验最终需要看到的结果.在完成了上述电路的连接之后,我们验证了它的功能,该译码器有3个输入,8种组合状态,通过控制输入高低电平,可以得到不同的状态,通过这次试验让我们对译码器有了更深入的了解。实验二：3-8译码器的设计（VHDL）实验目的：学习用TEXT

3、编写VHDL程序，并掌握其意义及用法。实验内容:1. 用语言编写3-8译码器的程序（程序如下）：library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;Entity yl65_ymq38 isport(m,n,p:in std_logic;y:out std_logic_vector(7 downto 0);end;architecture one of yl65_ymq38 isbeginprocess(m,n,p)begin if m=0 and n=0 and p=0 then y=; elsif

4、m=0 and n=0 and p=1 then y=; elsif m=0 and n=1 and p=0 then y=; elsif m=0 and n=1 and p=1 then y=; elsif m=1 and n=0 and p=0 then y=; elsif m=1 and n=0 and p=1 then y=; elsif m=1 and n=1 and p=0 then y=; elsif m=1 and n=1 and p=1 then y=;end if;end process;end;2.编程编好后进行编译，检查是否有错，没错之后进行仿真，仿真结果如下。小结：通

5、过这次的学习，我初步学习了如何用VHDL进行编程，了解了该语言的语句意义和使用方法，掌握了一门新的应用工具。实验三：十进制计数器的设计（VHDL）实验目的:：掌握语言的基本操作;：掌握语言产生的逻辑电路图;：掌握十进制计数器的原理实验内容:1.用语言编写十进制计数器的程序（程序如下）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entit yl65_c10 is port(clk,clr,en:in std_logic; q:out std_logic_vector(3 downto 0);c

6、_out:out std_logic);end;architecture one of yl65_c10 is signal m:std_logic_vector(3 downto 0);beginprocess(clk,clr,en)beginif clr=1 then m=0000;elsif clkevent and clk=1 thenif en=0 thenif m=1001 then m=0000; c_out=1;elsem=m+1; c_out=0;end if;end if;end if;end process;q=m;end;2. 保存为.vhd格式的文件，并编译源程序，测

7、试有无错误。3.在MAX+PLUS 中选择Simulator,进行仿真。得到以下图4.得到译码器模型小结：这次亲自用VHDL语言编程10进制和60进制计数器让我对该语言的使用和其语句所表达的意义有了更清楚的认识，并且初步懂得了平时经常使用但不知其中工作原理的器件的工作方法实验四：多路选择器的设计（VHDL）实验目的：1.熟练运用VHDL语言编写元器件； 2.学习报时电路、分频电路、二选一电路的原理。 实验原理：1.报时电路实现的功能是整点报时，我们设计的报时方式是在整点的前十秒每隔两秒低声响一下，整点高声响一下。编写的程序如下所示：library ieee;use ieee.std_logic

8、_1164.all;use ieee.std_logic_unsigned.all;entity baoshi ISport(clk1,clk2: in std_logic; sg,ss,mg,ms: in std_logic_vector(3 downto 0); speak : out std_logic); end baoshi;architecture one of baoshi isbeginprocess(clk1,clk2,sg,ss,mg,ms) begin if sg =0 and ss=5 and mg=9 and ms=5 thenspeak=clk1; elsif sg

9、=2 and ss=5 and mg=9 and ms=5 thenspeak=clk1; elsif sg=4 and ss=5 and mg=9 and ms=5 thenspeak=clk1; elsif sg=6 and ss=5 and mg=9 and ms=5 thenspeak=clk1; elsif sg=8 and ss=5 and mg=9 and ms=5 thenspeak=clk1; elsif sg=0 and ss=0 and mg=0 and ms=0 thenspeak=clk2; else speak=0;end if;end process;end;2.

10、分频电路实现的是秒表的功能，我们选用的频率是接近4千赫兹的。因此选用四十进制和一百进制的计数器对其进行分频，从而实现每跳一下的时间间隔是一毫秒，能够准确地显示时间。四十进制的计数器程序如下：library ieee; use ieee.std_logic_1164.all; use ieee. std_logic_unsigned.all;entity c40 Is port( clk,clr,en: IN std_logic; cout:OUT std_logic; G1 : OUT std_logic_vector(3 downto 0); S1 : OUT std_logic_vecto

11、r(3 downto 0);End entity c40;Architecture one of c40 Is Signal G,S:std_logic_vector(3 downto 0); begin process( clk,clr,en ) begin if clr =1 then G=0000; S=0000; cout=0; elsif clk=1 and clkevent then if en=0 then if G=1001and S=3 then G=0000; S=0000; cout=1; elsif G=1001and S3 then G=0000; S=S+1; co

12、ut=0; else G=G+1; cout=0; end if; end if; end if; end process; G1=G; S1=S; end architecture one;3.一百进制程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity c100 is port (cg,cs:out std_logic_vector(3 downto 0);clk,clr,en:IN std_logic;count :out std_logic);end entity c10

13、0;architecture one of c100 issignal g1,s1:std_logic_vector(3 downto 0);begin process(clk,clr,en)beginif clr=1then g1=0000;s1=0000;count=1001 and s1=1001then g1=0000; s1=0000;count=1; elsif g1=1001 and s1 1001 then s1=s1+1;g1=0000; else g1=g1+1; count=0; end if; end if; end if; end process; cs=s1;cg=

14、g1; end architecture one;4.二选一电路的功能是实现两种显示的切换，程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity 2xuan1 is port (HG2,HS2,MG2,MS2,SG2,SS2:out std_logic_vector(3 downto 0);SELC :IN std_logic;HG0,HS0,MG0,MS0,SG0,SS0,MG1,MS1,HG1,HS1:IN std_logic_vector(3 downto 0);end e

15、ntity 2xuan1;architecture one of 2xuan1 issignal SS,SG,HG,HS,MG,MS:std_logic_vector(3 downto 0);begin process(SELC,HG0,HS0,MG0,MS0,MG1,MS1,HG1,HS1)beginif SELC=1then HG=HG1;HS=HS1;MG=MG1;MS=MS1; else HG=HG0;HS=HS0;MG=MG0;MS=MS0;SG=SG0;SS=SS0; end if; end process;HG2=HG;HS2=HS;MG2=MG;MS2=MS;SG2=SG;SS

16、2=SS;end ;实验五 ：PROTEL99SE原理图及PCB设计一、实验目的： 1. 了解PROTEL99SE，会基本的操作。 2. 会做出印制电路板图。二、实验过程 1.如下图把线路连接好，保存并命名2.PCB板的布线图3.PCB的板图生成的网络表与原理图生成的网络表比较的结果实验六：CPLD数字电子钟设计实验任务：1. 具有时,分,秒,计数显示功能,以24小时循环计时;2. 具有清零,调整小时,分钟功能;3. 具有整点报时功能,整点报时的同时可以发出两种不同的声音.4. 能随时定闹钟，并且到点能闹，可以随时关闹钟。实验目的:1. 掌握多位计数器相连的设计方法;2. 掌握十进制,六十进制

17、,二十四进制计数器的设计方法;3. 继续巩固多位共用级扫描显示数码管的驱动及编码;4. 掌握扬声器的驱动;5. 数码管的显示，可显示定的闹钟的时间，也可以显示时钟的时间6. 掌握CPLD技术的层次化设计方法.硬件要求：1主芯片EPF10K10L84-4；28个LED灯；3扬声器；48位八段扫描共阴极数码显示管；5三个按键开关（清零，调小时，调分钟）；试验内容:1.编程设计两个60进制的计数器,分别用于秒及分的计时,另外设计一个24进制的计数器用于小时的计时，秒计数器的溢出位连接到分计数器的CLK端，分计数器的溢出端连接到小时计数器的CLK端，从而实现秒分时的进位记数。在分计数器和小时计数器的C

18、LK端加一个或门，实现对分钟和小时的校准功能。在整点报时的功能中，要求有两个不同的声音信号，取外接时钟CLOCK5的4096频率作为高频信号，并用T触发器制作了4分频器，获得1024HZ的脉冲，作为低频发声信号。器件baoshi实现整点报时的功能，器件MUX_2实现显示的切换以及闹钟功能。为了达到间断振铃的效果，在最后的输出端与1HZ的时钟信号取与，实现声音的调制，实际效果为响铃频率为1Hz。上述设计完成后,在老师的指导下,并根据实验指导书的要求及自己动手实际操作完成了数字钟的设计.首先设计出原理图，如下：2.完成后进行编译，成功后下载：小结：本次试验是最具难度的一个，试验过程中困难重重，不过最后在老师和同学的帮助下一一解决了。通过这次综合试验，把不懂的地方现在基本都懂了，也能熟练操作max+plusII软件并能用VHDL语言编写简单的CPLD器件，确实是很有意义