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文档简介

1、数字逻辑实验报告(4)团队成员：姓名班级学号贡献率实验部分：实验完成结果、时间(亮点、完成、基本完成、未完成)总分(实验部70%报告书30% )最初的实验第二实验第三实验检查结果检查时间检查老师报告员：实验指导教师：报告批准教师：计算机科学技术学院二十年月日一、实验内容基于FPGA应用的逻辑电路设计二、实验目的学习FPGA的设计方法掌握利用Verilog HDL设计逻辑电路的能力。三、实验中使用的组件一套Basys2开发板(芯片为XC3S100E，封装为CP132) 1 )。四、实验要求1. 4位二进制计数器(必需)设计了可以增减归零、置位数和进位/进位输出的1/1的4位二进制计数器，其结构框

2、图如图1所示。 电路输入是计数脉冲CP、动作模式选择m、预扫描初始值d、c、b、a (其中，d为上位，a为下位)和预扫描控制LD、清零端子CLR； 输出为计数值QD、QC、QB、QA(QD为上位，QA为下位)和进位/进位输出Qcc。 如果CLR为0，则电路输出清零。如果预制控制LD=0，则d、c、b和a的输入值被发送到计数器，并立即输出到QD、QC、QB和QA。 模式选择端M=1时加1计数，M=0时减1计数。 当向CP侧输入上升沿信号时，计数一次，并进行计数位/位借时Qcc侧输出负脉冲。具体要求：图14位二进制加法/减法计数器(使用Verilog HDL实现该计数器，下载到Basys2开发板上

3、进行验证(2)使用该4位的二进制计数器，在Verilog HDL中实现初始值为2的模型8计数器下载到Basys2开发板上进行验证。2.2位二进制数值比较器(必需)设计二进制数值比较器。 在AB的情况下，F1=1，F2=F3=0 A=B的情况下F2=1，F1=F3=0； 当AB )beginF1=1；F2=0；F3=0；结束else if(A=B )beginF1=0；F2=1；F3=0；结束elsebeginF1=0；F2=0；F3=1；结束结束结束模块。ii .模拟程序模块测试；/Inputsreg A；reg B；/Outputswire F1；wire F2；wire F3；/instn

4、tiatetheunitundertest (UUT )比较UUT (. A(A ). B(B ). F1(F1). F2(F2). F3(F3)；initial begin/Initialize InputsA=0；B=0；/wait 100 nsforglobalresettotfinish/#100；/Add stimulus here#10 A=0；B=1；#10 A=1；B=0；#10 A=1；B=1；#10 A=0；B=0；结束结束模块。iii .引脚约束# planaheadgeneratedphysicalconstraintsNET A LOC=L3；NET B LOC=P11；NET F1 LOC=P7；

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