硬件描述语言与FPGA技术实验指导书(2012版)

1、硬件描述语言与FPGA技术实验指导书西北工业大学2012/10/10目录实验一 简单的组合逻辑设计3实验二 简单分频时序逻辑电路的设计5实验三 利用条件语句实现计数分频时序电路8实验四 阻塞赋值与非阻塞赋值的区别11实验五 用always块实现较复杂的组合逻辑电路15实验六 在Verilog中使用函数19实验七 在Verilog HDL中使用任务（task）22实验八 利用有限状态机进行时序逻辑的设计26实验九 利用状态机实现比较复杂的接口设计32练习十 利用SRAM设计一个FIFO39实验一 简单的组合逻辑设计一、实验目的 1. 学习Quartus和ModSim两种EDA工具的使用方法；2掌

2、握基本组合逻辑电路的实现方法；3初步了解两种基本组合逻辑电路的生成方法；4学习测试模块的编写；5通过综合和布局布线了解不同层次仿真的物理意义。二、实验内容 本次实验采用Verilog HDL语言设计一个可综合的数据比较器，其功能是比较数据a与数据b的结果，如果两个数据相同，则输出结果1，否则给出结果0；并写出测试模型，使其进行比较全面的测试。三、实验仪器、设备 预装了开发工具ModelSimSE、synplify的PC机。四、实验原理 1. 组合逻辑电路是指在任何时刻，输出状态只决定于同一时刻各输入状态的组合而与电路以前状态无关，而与其他时间的状态无关。其逻辑函数如下：Li=f（A1，A2，A

3、3An） (i=1，2，3m)其中，A1An为输入变量，Li为输出变量。2. 组合逻辑电路的特点归纳如下： 输入、输出之间没有返馈延迟通道； 电路中无记忆单元。3. 组合逻辑设计示例：可综合的数据比较器。它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。描述组合逻辑时常使用assign结构。注意equal=(a=b)?1:0，这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码：/- compare.v -module compare(equal,a,b);input a,b;output equal; assign equal=(a=b)?1:0; /a等于b

4、时，equal输出为1；a不等于b时， /equal输出为0。endmodule 测试模块源代码： timescale 1ns/1ns include ./compare.v module comparetest; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; end compare compare1(.equal(equal),.a(a),.b(b); endmodule仿真波形如下：五、实验步骤 1 建立工程文件，编写模块源码和测试模

5、块,要求测试模块对源文件进行比较全面的测试；2 编译源码和测试模块，用测试模块对源文件进行测试，并进行仿真；3 观察综合后生成的文件和源文件的不同点和相同点。4. 综合时采用不同的FPGA器件，观察综合后的结果有什么不同。六、实验报告要求 1 要求实验报告中有编写模块源码和测试模块；2 要求实验报告中有综合后RTL图形；3 要求实验报告中有仿真后的波形；4. 对课后思考题进行分析说明。七、实验注意事项 1 采用Altera公司的Cyclone II系列的EP2C35型FPGA作为建立工程、代码编译、综合库时使用的库器件；2 综合使用synplify工具，布局布线使用quartus II自带工具

6、；3 仿真使用ModelSim工具。八、思考题 1课本练习一的测试方法二中，第二个initial块有什么用？它与第一个initial块有什么关系？2如果在第二个initial块中，没有写出#10000或者$stop，仿真会如何进行？3比较两种测试方法，哪一种更全面？实验二 简单分频时序逻辑电路的设计一、实验目的 1 掌握条件语句在简单时序模块设计中的使用；2. 掌握verilog语句在简单时序模块设计中的使用；3 学习在Verilog模块中应用计数器；4 学习测试模块的编写、综合和不同层次的仿真。二、实验内容 1使用always块和(posedge clk)或（negedge clk）的结构来

7、表述时序逻辑，设计1/2分频的可综合模型。得到如下波形图：2对模块进行RTL级仿真、综合后门级仿真，布局布线仿真； 三、实验仪器、设备 预装了开发工具synplify、ModelSimSE的PC机。四、实验原理 1使用always过程赋值语句对上升沿进行响应，当时钟信号上升沿到来时，系统判断清零信号是否为0，如果为0，则clk_out信号清零，否则clk_out信号翻转clk_out=clk_out。2系统1/2分频原理：一个时钟周期的上升沿时刻，若清零信号reset不为0，输出信号跳变一个周期，输入时钟信号需经过两个周期的上升沿，输出周期为输入周期的两倍，输出频率为输入频率的1/2，这样就完

8、成了1/2分频的效果。下面是一个可综合的1/2分频器模型。/half_clk.v-module half_clk(reset,clk_in,clk_out);input clk_in,reset;output clk_out;reg clk_out;always (posedge clk_in)beginif(!reset) clk_out=0;elseclk_out=clk_out;endendmodule3测试模块中，输入周期为200ns的时钟信号，初始化语句initial将时钟信号置0，清零信号先置1，经过10ns置0，开始清零，再经过110ns后置1，开始测试。设定测试循环时间为100

9、ms，经过100ms以后测试停止。测试模块的源代码：/top.v-timescale 1ns/100psdefine clk_cycle 50module top;reg clk,reset;wire clk_out;always #clk_cycle clk=clk; initial begin clk=0;reset=1;#10 reset=0;#110 reset=1;# $stop;endhalf_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out);endmodule五、实验步骤 1建立工程文件，编写模块源码和测试模块,要求测试模块能

10、对源文件进行比较全面的测试。2编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真。得到波形图。3观察综合后生成的文件和源文件的不同点和相同点。4记录数据并完成实验报告。六、实验报告要求 1要求实验报告中有编写模块源码和测试模块。2要求实验报告中有仿真后的波形。3实验报告中对思考题进行分析说明。七、实验注意事项 1注意在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。2对与reg型数据，如果未对它进行赋值，仿真工具会默认它为不定态。八、思考题 1如果没有reset信号，能否控制2分频clk_out信号的相位？2只用clk时钟沿的触发（即不用2分频产生

11、的时钟沿）如何直接产生4分频、8分频、或者16分频的时钟？3如何只用clk时钟沿的触发直接产生占空比不同的分频时钟？实验三 利用条件语句实现计数分频时序电路一实验目的：1掌握条件语句在简单时序模块设计中的使用；2掌握最基本时序电路的实现方法；3学习在Verilog模块中应用计数器；4. 学习测试模块的编写、综合和不同层次的仿真。 二实验内容：1复习课本，熟悉条件语句的使用方式；2建立工程并编写源代码；3. 综合并布局布线仿真并分析always语句在时序逻辑中的作用；4. 学习测试模块的编写、综合和仿真。图3.1 技术分频器波形三实验设备：预装了Active-HDL6.2及Synplify7.0

12、的PC机。四、实验原理 1. 复位信号reset为低电平时，对电路中的寄存器进行复位，F输出低电平信号。利用分频器的设计原理，在程序中设计一个计数器，在时钟的上升沿计数，当计数值为19时（此时时钟已经产生了20个上升沿），输出信号F翻转为高电平，高电平的持续时间为10us。之后，复位信号再次将F复位为低电平，低电平的持续时间为10us。2. 条件语句示例：可综合风格的分频器。它的功能是将10M的时钟分频为500K的时钟。基本原理与1/2分频器是一样的，但是需要定义一个计数器，以便准确获得1/20分频。模块源代码：/ - fdivision.v -module fdivision(RESET,F

13、10M,F500K);input F10M,RESET;output F500K;reg F500K;reg 7:0j; always (posedge F10M) if(!RESET) /低电平复位。 begin F500K = 0; j = 0; end else begin if(j=19) /对计数器进行判断，以确定F500K信号是否反转。 begin j = 0; F500K = F500K; end else j = j+1; endendmodule测试模块源代码：-fdivision_top.v-timescale 1ns/100psdefine clk_cycle 50mod

14、ule division_top;reg F10M,RESET;wire F500K_clk;always #clk_cycle F10M=F10M;initialbegin RESET=1;F10M=0;#100 RESET=0;#100 RESET=1;#10000 $stop;endfdivision fdivision(.RESET(RESET),.F10M(F10M),.F500K(F500K_clk);endmodule五、实验步骤 1 建立工程文件，编写模块源码和测试模块,要求测试模块能对源文件进行比较全面的测试；2 编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；3

15、 观察综合后生成的文件和源文件的不同点和相同点；4. 综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，观察综合后的结果有什么不同。六、实验报告要求 1 要求实验报告中有编写模块源码和测试模块2 要求实验报告中有综合后RTL图形；3 要求实验报告中有仿真后的波形。七、实验注意事项 1 综合使用synplify工具，布局布线使用quartus II自带工具；2 仿真使用ModelSim工具。八、思考题 1考虑如何实现任意数值分频。2. 如果综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，

16、想想综合后的结果有什么不同？3. 课后自己试着利用10MB的时钟，设计一个单周期形状的周期波形。实验四 阻塞赋值与非阻塞赋值的区别一实验目的：1 通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别；2 深入理解顺序执行和并发执行的概念。3 了解非阻塞和阻塞赋值的不同使用场合；4 学习测试模块的编写，综合和不同层次的仿真。二实验内容：1 本次实验参照课本上的练习三，采用Verilog HDL语言描述两个模块，分别包含有阻塞和非阻塞赋值语句；2 编写测试模块，在相同输入信号的条件下，比较阻塞与非阻塞语句的输出结果；3 对模块进行RTL级仿真、综合后门级仿真，布局布线仿真；4 分析阻塞赋值与非阻塞赋值的

17、区别。三、实验仪器、设备 预装了开发工具synplify、ModelSimSE的PC机。四、实验原理 源文件中分别通过always过程赋值语句在clk时钟上升沿到来时，对b，c进行赋值，并加以显示，区别在于blocking模块采用阻塞赋值，non_blocking模块采用非阻塞赋值，通过仿真波形图和综合后的电路结构图进一步了解这两种赋值语句的不同点。模块源代码：/ - blocking.v -module blocking(clk,a,b,c); output 3:0 b,c; input 3:0 a; input clk; reg 3:0 b,c; always (posedge clk)

18、begin b = a; c = b; $display(Blocking: a = %d, b = %d, c = %d.,a,b,c); end endmodule/- non_blocking.v -module non_blocking(clk,a,b,c); output 3:0 b,c; input 3:0 a; input clk; reg 3:0 b,c; always (posedge clk) begin b = a; c = b; $display(Non_Blocking: a = %d, b = %d, c = %d.,a,b,c); end endmodule测试模

19、块源代码：/- compareTop.v-/timescale 1ns/100psinclude./blocking.vinclude./non_blocking.vmodule compareTop; wire 3:0 b1,c1,b2,c2; reg 3:0 a; reg clk; initial begin clk=0; forever #50 clk=clk; end initial begin a=4h3; $display(_); # 100 a=4h7; $display(_); # 100 a=4hf; $display(_); # 100 a=4ha; $display(_)

20、; # 100 a=4h2; $display(_); # 100 $display(_); $stop; end non_blocking non_blocking(clk,a,b2,c2); blocking blocking(clk,a,b1,c1); endmodule仿真结果：由图知阻塞赋值是马上执行的。非阻塞赋值不是马上执行的，块结束后才完成赋值操作。仿真波形如下：五、实验步骤 1 仔细阅读课本，建立工程文件，编写模块源码和测试模块,要求测试模块能对源文件进行比较全面的测试；2 编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；3 观察综合后生成的两个电路结构图并观察仿真

21、波形图，分析阻塞与非阻塞赋值的异同4. 综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，观察综合后的结果有什么不同。六、实验报告要求 1 要求实验报告中有测试模块空白处填写的编码指令，并予以合理说明；2 要求实验报告中有综合后RTL图形，并说明两个图的异同点；3 要求实验报告中有仿真后的波形，并分析差异产生的原因；4 要求实验报告中有阻塞与非阻塞赋值模块仿真的波形图，并说明产生差异的原因；5 要求实验报告中有对思考题进行的分析说明；七、实验注意事项 1 阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值语句可以理解为 2 在源文件模块中

22、的$display显示指令是在上升沿执行的，而并非实时显示，因此，对于信号a的变化，需要单独显示3 测试模块forever语句产生时钟，由于在begin顺序语句块中，不能继续进行后面的指令，因此，最好forever语句后不要放其他执行语句 八、思考题 1解释说明测试模块中forever语句后若有其他语句，是否能够执行？为什么？2. 在blocking模块中按如下两种方法，仿真与综合的结果会有什么样的变化？作出仿真波形，分析综合结果。（1）always（posedge clk） begin c=b; b=a; end（2）always(posedge clk)b=a; always(posedg

23、e clk)c=b;实验五 用always块实现较复杂的组合逻辑电路一实验目的：1掌握用always实现较大组合逻辑电路的方法；2进一步了解assign与always两种组合电路实现方法的区别和注意点；3学习测试模块中随机数的产生和应用；4学习综合不同层次的仿真，并比较结果。二实验内容：1运用always语句块设计一个8位数据选择器。要求：每路输入数据与输出数据均为4位2进制数，当选择开关（至少3位）或输入数据发生变化时，输出数据也相应地变化；2写出测试模块，对模块的功能进行测试；3对模块进行RTL级仿真、综合后门级仿真，布局布线仿真。 三、实验仪器、设备 预装了开发工具synplify、Mo

24、delSimSE的PC机。四、实验原理 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。下面是一个简单的指令译码电路的设计示例。该电路通过对指令的判断，对输入数据执行相应的操作，包括加、减、与、或和求反，并且无论是指令作用的数据还是指令本身发生变化，结果都要作出及时的反应。/-alu.v -define plus 3d0define minus3d1define band 3d2define bor 3d3define unegate 3d4modulealu(out,opcode,a,b);

25、output7:0 out; reg7:0 out; input2:0 opcode; input7:0 a,b; /操作数。always(opcode or a or b) /电平敏感的always块begin case(opcode) plus:out = a+b; /加操作 minus: out = a-b; /减操作 band:out = a&b; /求 与 bor: out = a|b; /求 或 unegate:out=a; /求 反 default:out=8hx; /未收到指令时，输出任意态 endcaseendendmodule 同一组合逻辑电路分别用always块和连续赋值

26、语句assign描述时，代码的形式大相径庭，仅使用assign结构来实现组合逻辑电路，在设计中会发现很多地方会显得冗长且效率低下。而适当地采用always来设计组合逻辑，往往会更具实效。在always中适当运用default（在case 结构中）和else（在ifelse结构中），通常可以综合为纯组合逻辑，尽管被赋值的变量一定要定义为reg型。指令译码器的测试模块源代码： /- alu_Top.v -timescale 1ns/1nsinclude./alu.vmodule alutest;wire7:0 out;reg7:0a,b;reg2:0opcode;parametertimes=5;

27、initialbegin a=$random%256;/Give a radom number blongs to 0,255b=$random%256;/Give a radom number blongs to 0,255opcode=3h0;repeat(times)begin #100 a=$random%256;/Give a radom number.b=$random%256;/Give a radom number.opcode=opcode+1;end #100$stop; end alu alu1(out,opcode,a,b); endmodule仿真波形如下：五、实验步

28、骤 1 仔细阅读课本，建立工程文件，编写模块源码和测试模块,要求测试模块能对源文件进行比较全面的测试；2 编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；3 观察综合后生成的两个电路结构图并观察仿真波形图，分析assign与always两种组合电路实现方法的区别和注意点；4. 综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，观察综合后的结果有什么不同。六、实验报告要求 1 要求实验报告中有源代码及测试程序；2 要求实验报告中有仿真后的波形，并分析差异产生的原因。七、实验注意事项 1 使用条件语句时，如果不使用default（在

29、case 结构中）或 else（在ifelse结构中）对缺省项进行说明，否则易生成意想不到的锁存器。2 用always块写组合逻辑时，应采用阻塞赋值；3 不要在多个always块中为同一变量赋值；4 用$strobe系统任务来显示非阻塞赋值的变量值。八、思考题 1. 分析用assign语句和always语句进行组合逻辑设计时有什么异同点？2. 使用always块设计一个八功能的算术运算单元，其输入信号a和b均为4位，还有功能选择select为3位，输出信号为out（5位）。算术运算单元所执行的操作与select信号有关，具体关系如下表所列（忽略输出结果中的上溢和下溢位）：Select信号函数的

30、输出3b000a3b001a+b3b010a-b3b011a/b3b100a%b(余数)3b101a13b111(ab)(大小副值比较)实验六 在Verilog中使用函数一实验目的：1了解函数的定义和在模块设计中的使用；2了解函数的可综合性问题；3. 了解许多综合器不能综合复杂的算术运算；二实验内容：1 本次实验是Verilog HDL语言函数调用的一个简单示范；2 本实验采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算；3 在测试模块中，通过调用系统任务$display及在时钟的下降沿显示计算的结果。三、实验仪器、设备 预装了开发工具synplify、ModelSimSE的PC

31、机。四、实验原理 与一般的程序设计语言一样，Veirlog HDL也可使用函数以适应对不同变量采取同一运算的操作。Veirlog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。下例是函数调用的一个简单示范，采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算。并且在测试模块中，通过调用系统任务$display在时钟的下降沿显示每次计算的结果。模块源代码：module tryfunct(clk,result,reset); output31:0 result; input reset,clk; reg31:0 resul

32、t; always (posedge clk) /clk的上沿触发同步运算。begin if(!reset) /reset为低时复位。 result=0; else begin result = factorial(3); end end function 31:0 factorial; /函数定义。 input 3:0 operand; reg 3:0 index; begin factorial = operand ? 1 : 0; for(index = 2; index y) begin tmp=x; /x与y变量的内容互换，要求顺序执行，所以采 用阻塞赋值方式。 x=y; y=tmp

33、; end endtaskendmodule测试模块源代码： timescale 1ns/100ps include sort4.v module task_Top; reg3:0 a,b,c,d; wire3:0 ra,rb,rc,rd; initial begin a=0;b=0;c=0;d=0; repeat(5) begin #100 a =$random%15; b =$random%15; c =$random%15; d =$random%15; End #100 $stop; endsort4 sort4(.a(a),.b(b),.c(c),.d(d),.ra(ra),.rb(

34、rb),.rc(rc),.rd(rd);endmodule仿真波形如下：五、实验步骤 1 建立工程文件，编写模块源码和测试模块,要求测试模块能对源文件进行比较全面的测试；2 编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；3 观察使用任务后的仿真波形，并分析使用task带来的好处。4. 综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，观察综合后的结果有什么不同。六、实验报告要求 1 要求实验报告中有编写模块源码和测试模块；2 要求实验报告中有综合后RTL图形；3 要求实验报告中有仿真后的波形；4. 对课后思考题进行分析说明。七

35、、实验注意事项 1 采用Altera公司的Cyclone II系列的EP2C35型FPGA作为建立工程、代码编译、综合库时使用的库器件；2 综合使用synplify工具，布局布线使用quartus II自带工具；3 仿真使用ModelSim工具。八、思考题 用两种不同的方法设计一个功能相同的模块，该模块能够完成四个8位二进制输入数据的冒泡排序。要求如下：（1） 第一种方法，模仿上面的例子用纯组合逻辑实现；（2） 第二种，假设8位数据是按照时钟节拍串行输入的，要求用时钟触发任务的执行法，每个时钟周期完成一次数据交换的操作。（3） 比较以上两种不同方法的运行速度和消耗资源的不同。实验八 利用有限状

36、态机进行时序逻辑的设计一、实验目的 1掌握利用有限状态机实现一般时序逻辑分析的方法；2掌握用Verilog编写可综合的有限状态机的标准模板；3掌握用Verilog编写状态机模块的测试文件的一般方法。二、实验内容 1阅读书上例子，熟悉状态机的设计流程及设计思路； 2设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况下为0； 3建立工程并编写源代码和测试模块；4布局布线级仿真。三、实验仪器、设备 预装了开发工具synplify、ModelSimSE的PC机。四、实验原理 1 Mealy状态机：时序逻辑的输出不但取决于状态还取决于输入，即称为Mealy状态机，其设计原理如

37、上图所示。2 本实验中，所采用的是同步低电平清零4位Mealy状态机。其检测信号状态为1111。3 状态机测试模块中，将data寄存器的最高位data23通过assign连续赋值语句赋值给寄存器x，然后通过always过程赋值语句在上升沿到来时，将data数据的最高位与余下的23位重新拼接组合，即data=data22:0,data23语句，将data23放到数据末尾，依次循环实现数据向左移环形流，同时连续性赋值语句产生data最高位与x连接的效果。4 状态机设计实例功能是检测一个5位二进制序列“10010”。考虑到序列重叠的可能，有限状态机共提供8个状态（包括初始状态IDLE）。模块源代码：

38、/seqdet.vmodule seqdet(x,z,clk,rst,state);input x,clk,rst;output z;output2:0 state;reg2:0 state;wire z;parameter IDLE=d0, A=d1, B=d2,C=d3, D=d4,E=d5, F=d6,G=d7; assign z = ( state=E & x=0 )? 1 : 0; /当x=0时，状态已变为E， /状态为D时，x仍为1。因此 /输出为1的条件为（ state=E & x=0 ）。always (posedge clk) if(!rst) begin state = I

39、DLE; end else casex(state) IDLE : if(x=1)begin state = A; end A: if(x=0) begin state = B; end B: if(x=0) begin state = C; end else begin state = F; end C: if(x=1) begin state = D; end else begin state = G; end D: if(x=0) begin state = E; end else begin state = A; end E: if(x=0) begin state = C; end else begin state = A; end F: if(x=1) begin state = A; end else begin state = B; end G: if(x=1) begin state = F; end default:state=IDLE; /缺省状态为初始状态。 endcaseendmodule测试模块源代码： /- seqdet.v - timescale 1ns/1ns i