EDA复习题及部分答案

1、二、名词解释，写出下列缩写的中文（或者英文）含义： 1. FPGA FieldProgrammable Gate Array 现场可编程门阵列 2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成电路硬件描述语言 3 HDL Hardware Description Language硬件描述语言 5 CPLD Complex Programmable Logic Device复杂可编程逻辑器件 6 PLD Programmable Logic Device 可编程逻辑器件 7 GAL gene

2、ric array logic通用阵列逻辑 8. LAB Logic Array Block逻辑阵列块 9. CLB Configurable Logic Block 可配置逻辑模块 10 EABEmbedded Array Block 嵌入式阵列块11SOPC System-on-a-Programmable-Chip 可编程片上系统 12. LUT Look-Up Table 查找表 13. JTAG Joint Test Action Group 联合测试行为组织 14.IP Intellectual Property 知识产15.ASIC Application Specific In

3、tegrated Circuits 专用集成电路 16 .ISP In System Programmable 在系统可编程17. ICR 在电路可重构18. RTL寄存器传输19.EDA电子设计自动化试题一一、简答题第1题：EDA的工程设计流程。第2题：FPGA和CPLD的开发应用选择应考虑哪些问题？第3题：从适用范围、进程中的赋值行为特性、赋值语句的语法格式三方面比较“变量”与“信号”。第4题：(a) 如何描述时钟边沿？(b) VHDL程序代码中的的语义是什么？(c) 若要使用别的设计者的程序包应当怎么做？二、程序题第1题：分析下列程序段是否有错，如果有请说明错误原因。程序段1：SIGNA

4、L value : INTEGER RANGE 0 TO 15;SIGNAL out1 : STD_LOGIC ;CASE value ISWHEN 0 TO 10 = out1 out1= 0; 当value取十时END CASE;程序段2：ARCHITECTURE bad OF ex ISSIGNAL a_vect: STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL b_vect: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN0&a=b;END;程序段3：IF sel =1 THENC = “01”;ELSIF John =”100” THEN

5、C=”10”;ELSE c=”00”;ELSE C=”11”;END IF;第2题：判断下列VHDL标识符是否合法，如果有误则指出原因。(1) _Decoder_1;(2) 2FFT;(3) Sig_#N;(4)RyY_RsT_;(5) data_ _BUS;第3题：下面的赋值语句执行之后矢量a ,b将分别得到什么值？ARCHITECTURE rtl OF ex IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0);SIGNAL c: STD)LOGIC_VECTOR (0 to 2);BEGIN a 0, 2=1, 4=1, others=b(4);a的

6、第一赋值为0,二四位赋值为1,其他位（0,3位）赋值为b的第四位0,其结果为10100b 1, 2=0, 3=1,others=c(1); b的第0三位赋值为1,第二位赋值为0，其他位（1，4位）赋值为c的第一位0，结果为01001c = 001; end;第4题：对下面的功能写一个实体(Component_A)和一个结构体(rtl), 数据类型全部指定为标准逻辑位。d_out = (a_in and b_in) and c_in; 第5题：用TYPE语句定义一个具有16个元素的数组数据类型ST1，数组中的每一个元素的数据类型为标准逻辑位；用SUBTYPE语句定义整数数据类型的一个子集digi

7、ts，其取值范围约束到0到9。（8分）Selq00011011othersa xor ba or ba nor ba and bXX第6题：用if语句设计一个元件，下图表示其输入和输出（括号中为其取值）,该元件应当有右表所示的行为。第7题：分析下面程序，简要说明程序运行过程及实现的功能，假设A不等于B。SIGNAL a, b : STD_LOGIC_VECTOR (1 DOWNTO 0); （8分）SIGNAL a_less_then_b : BOOLEAN;.a_less_then_b = FALSE ;FOR i IN 1 DOWNTO 0 LOOPIF (a(i)=1 AND b(i)=

8、0) THENa_less_then_b = FALSE ;EXIT ;ELSIF (a(i)=0 AND b(i)=1) THENa_less_then_b = TRUE ;EXIT;ELSE NULL;END IF;END LOOP;第8题：从“进程中的信号与变量的赋值不同”来分析下列两个程序例，两个程序综合后各产生了多少个锁存器，说明其原因。例1：ENTITY reg1 ISPORT ( d : in BIT;Clk : in BIT;Q : out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROC

9、ESS (clk)BEGINIF clk=1 AND clkevent THENa = d; b = a; q = b;END IF;END PROCESS;END reg1;例2：ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clk=1 AND clkevent THENa := d; b := a; q = b;END IF;END PROCESS;END reg

10、1;第9题：用有限状态机设计一个可复位的序列检测器，当序列检测器连续收到一串二进制码“1101”时，电路输出1，否则输出0。（12分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ETD_LOGIC_UNSINGE.ALL;ENTITY Z1101 ISPORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE BHV OF Z1101 ISTYPE STATE IS (STO,ST1)【实验7】用状态机实现序列检测器的设计 1、实验目的：用状态机实现序

11、列检测器的设计，并对其进行仿真和硬件测试。 2、实验原理：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例4描述的电路完成对序列数的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“B”。 【例4】LIBRARY IEE

12、E ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT( DIN，CLK，CLR : IN STD_LOGIC ; -串行输入数据位/工作时钟/复位信号 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -检测结果输出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8位待检测预置数BEGIN D = ; -8位待检测预置数 PROCESS(

13、CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ;

14、ELSE Q Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) -检测结果判断输出 BEGIN IF Q = 8 THEN AB = 1010 ; -序列数检测正确，输出 “A” ELSE AB = 1011 ; -序列数检测错误，输出 “B” END IF ; END PROCESS ;END behav ;第十题：00001101循环LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ETD_LOGIC_UNSINGE.ALL;ENTITY Z1101 ISPORT(CLK:IN S

15、TD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END;ARCHITECTURE BHV OF Z1101 ISSIGNAL Q1: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THENIF Q11101THEN Q1=Q1+1;ELES Q10;END IF;END PROCESS;Q out1 out1= 0 ; 2到15 值未包括进去 END CASE程序段2：（3分）ARCHITECTURE bad OF ex ISSIGNAL a_vect:

16、STD_LOGIC_VECTOR(2 DOWNTO 0);SIGNAL b_vect:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINa q q q= ”000”;END CASE;END PROCESS;第2题：判断下列VHDL标识符是否合法，如果有误则指出原因。(1) return;(2) 3FFT;(3) Sig_*N;(4)ReY_RtT_;(5) Sig_ _BUS;第3题：下面的赋值语句执行之后矢量a,b 将分别得到什么值？ARCHITECTURE rtl OF ex IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0);

17、SIGNAL c: STD_LOGIC_VECTOR (0 to 2); BEGINa 0, 3=1, 4=0, others=b(2);b 1, 2=0, 3=0, others=c(2); c = 101; END;第4题：对下面的功能写一个实体(Component_B)和一个结构体(rtl)，数据类型全部指定为4位位矢。d_out = (a_in and b_in) or c_in;第5题：用TYPE语句定义一个具有8个元素的数组数据类型ST2，数组中的每一个元素的数据类型为位；用SUBTYPE语句定义整数数据类型的一个子集DIGITS，其取值范围约束到0到9。（8分）Selq00011

18、011othersa xor ba or ba nor ba and bXX第6题：用case语句设计一个元件C1，下图表示其输入和输出（括号中为其取值）,该元件应当有右表所示的行为。第7题：分析下面程序，简要说明程序运行过程。（8分）.L1 : FOR cnt_value IN 1 TO 8 LOOPs1:a(cnt_value) := 0;NEXT WHEN (b=c);s2:a(cnt_value + 8 ):= 0;END LOOP L1;第8题：从“进程中的信号与变量的赋值不同”来分析下列两个程序例，两个程序综合后各产生了多少个锁存器，说明其原因。例1：ENTITY reg1 ISP

19、ORT ( d : in BIT;Clk : in BIT;Q : out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clk=1 AND clkevent THENa = d; b = a; q = b;END IF;END PROCESS;END reg1;例2：ENTITY reg1 ISPORT ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCE

20、SS (clk)VARIABLE a, b : BIT;BEGINIF clk=1 AND clkevent THENa := d; b := a; q out1 out1= 0;5到十 有重叠END CASE;程序段2：ARCHITECTURE rtl OF ex ISSIGNAL a_vect:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL b_vect:STD_LOGIC_VECTOR(0 TO 4);SIGNAL c: STD_LOGIC;BEGINa_vect =”1101”;b_vect(4) =c;b_vect(0 TO 3)qqq=”000”;END C

21、ASE;END PROCESS;END;第2题：判断下列VHDL标识符是否合法，如果有误则指出原因。(1) _CHK_2;(2) NULL;(3) Sig_$NL;(4) 2IIR;(5) SIGN_ _BUS;第3题：下面的赋值语句执行之后矢量a ,b将分别得到什么值？ARCHITECTURE rtl OF ex IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0); SIGNAL c: STD_LOGIC_VECTOR (0 to 2); BEGINa 1, 2=0, 4=1, others=b(2);b 0, 3=1, 4=0,others=c(1)

22、; c = 010; END;第4题：对下面的功能写一个实体(Component_C)和一个结构体(rtl)，数据类型全部指定为位。d_out = (a_in or b_in) and c_in; 第5题：用TYPE语句定义一个三元素记录类型，记录类型名为RECDATA，元素E1为时间数据类型，元素E2为位数据类型，元素E3为标准逻辑位数据类型。（8分）00011011othersa xor ba or ba nor ba and bXX第6题：用when-else语句设计一个元件C1，下图表示其输入和输出（括号中为其取值）,该元件应当有右表所示的行为。第7题：分析下面程序，简要说明程序运行过

23、程及实现的功能。LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY p_check ISPORT (a : IN STD_LOGIC_VECTOR (7 DOWNTO 0);y : OUT STD_LOGIC );END p_check；ARCHITECTURE opt OF p_check ISSIGNAL tmp ：STD_LOGIC ；BEGIN PROCESS(a) BEGIN tmp =0; FOR n IN 0 TO 7 LOOP tmp = tmp XOR a(n); END LOOP ; y = tmp; END PROCESS;EN

24、D opt;第8题：从“进程中的信号与变量的赋值不同”来分析下列两个程序例，两个程序综合后各产生了多少个锁存器，说明其原因。（10分）例1：ENTITY reg1 ISPORT ( d : in BIT;Clk : in BIT;Q : out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : BIT;BEGINPROCESS (clk)BEGINIF clk=1 AND clkevent THENa = d; b = a; q = b;END IF;END PROCESS;END reg1;例2：ENTITY reg1 ISPOR

25、T ( d: in BIT;clk: in BIT;q: out BIT);END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a, b : BIT;BEGINIF clk=1 AND clkevent THENa := d; b := a; q out1 out1 NULL ; END CASE;第2题： ENTITY case_ex ISPORT(a: IN STD_LOGIC_VECTOR(4 DOWNTO 0);q:out STD_LOGIC_VECTOR(2 DOWNTO 0);END;ARCHITECTUR

26、E rtl OF case_ex ISBEGINP1:PROCESS(a)BEGINCASE a ISWHEN “00000” = q q q= ”000”;END CASE;END PROCESS;END;第3题： IF sel =”11” THEN IF td =1 THENC=“01”;ELSIF td =0 THENC=”10”;ELSE c=”00”;END IF;END IF;END IF;三、程序分析题1、给出下面的赋值语句执行之后矢量a,b,c的赋值结果ARCHITECTURE bhv OF testa IS SIGNAL a, b: STD_LOGIC_VECTOR (4 d

27、ownto 0); SIGNAL c: STD_LOGIC_VECTOR (3 downto 0);SIGNAL d: STD_LOGIC_VECTOR (0 to 2); BEGINa 1, 2=0, 3=0, others=b(3);b 1, 2=0, 4=0, others=d(1); c 1, 2=0, others=a(0);d = 010; END;2、分别写出运行如下程序后信号c1,c2,c3,c4,c5的赋值。ARCHITECTURE bhv OF t01 isTYPE obj IS array(0 to 15) OF BIT;SIGNAL c1,c2,c3,c4,c5:INT

28、EGER;BEGINc1= objright; c2= objleft; c3= objhigh; c4= objlow; c5= objlength;END;3、根据如下程序完成给定时刻下sum1,sum2的赋值，将结果填入下表中（初始时刻赋值表中已给出）。时间sum1smu200010ns10ns+1SIGNAL sum1,sum2:INTEGER;PORCESSBEGINWAIT FOR 10ns;sum1=sum1+2;sum2 dd dd= 0;END CASE;第2题：IF sel =”01” THENC = “01”;IF sel =”10” THENC=”10”;ELSE c=

29、”00”;END IF;第3题：ARCHITECTURE bad OF ex ISSIGNAL a:BIT_VECTOR(2 DOWNTO 0);SIGNAL b:BIT_LOGIC_VECTOR(2 DOWNTO 1);BEGINa=b;END;三、程序分析题1、下面的赋值语句执行之后矢量a ,b,c将分别得到什么值？ ARCHITECTURE bhv OF testa IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0); SIGNAL c: STD_LOGIC_VECTOR (3 downto 0);SIGNAL d: STD_LOGIC_VECTO

30、R (0 to 2); BEGINa 0, 1=1, 3=0, others=b(3);b 1, 2=0, 4=0, others=d(0); c 1, 2=0, others=a(4);d = 011; END;2、分别写出运行如下程序后信号c1,c2,c3,c4,c5的赋值。ARCHITECTURE bhv OF t01 isTYPE obj IS array(7 downto 0) OF BIT;SIGNAL c1,c2,c3,c4,c5:INTEGER;BEGINc1= objright; c2= objleft; c3= objhigh; c4= objlow; c5 S_out S

31、_out = 1;END CASE;第2题：ARCHITECTURE bhv OF ex ISSIGNAL a:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL b:STD_LOGIC_VECTOR(0 TO 4);SIGNAL c: STD_LOGIC;BEGINa =”1101”;b (4) =c;b (0 TO 3)=a (3 DOWNTO 0);END;第3题：IF a =1 THENC = “111”;ELSIF b =”100” THENC=”110”;ELSE c=”010”;END IF;END IF;三、程序分析题1、下面的赋值语句执行之后矢量a,b,c

32、 将分别得到什么值？ ARCHITECTURE bhv OF testa IS SIGNAL a, b: STD_LOGIC_VECTOR (4 downto 0); SIGNAL c: STD_LOGIC_VECTOR (3 downto 0);SIGNAL d: STD_LOGIC_VECTOR (2 downto 0); BEGINa 0, 3=1, 4=1, others=b(1);b 0, 2=0, 3=1, others=d(0); c 1, 3=0, others=a(1);d = 101; END;2、分别写出运行如下程序后信号c1,c2,c3,c4,c5的赋值。ARCHITE

33、CTURE bhv OF t01 isTYPE obj IS array(63 downto 32) OF BIT;SIGNAL c1,c2,c3,c4,c5:INTEGER;BEGINc1= objright; c2= objleft; c3= objhigh; c4= objlow; c5= objlength;END;3、根据如下程序完成给定时刻下sum1,sum2的赋值，将结果填入下表中（初始时刻赋值表中已给出）。SIGNAL sum1,sum2:INTEGER;时间sum1smu200010ns10ns+1 PORCESSBEGINWAIT FOR 10ns;sum1=sum1+1;

34、sum2=sum1+1;end process;四、程序设计题1、给出如图所示的实体描述（数据类型为STD_LOGIC）2、用VHDL编写一个带同步复位的24进制加法计数器。（12分）3、试用两个进程的有限状态机设计一个“1110”序列检测器，当序列检测器连续收到一串二进制码“1110”时，检测器输出1，否则输出0。4、设计一个程序包，在该程序包中定义1个函数min，函数min返回两个数a与b的最小值，要求在相同的函数min中定义的操作数具有“BIT_VECTOR”和“INTEGER”两种数据类型。（12分）试题七一、单项选择题：1大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结

35、构与工作原理的描述中，正确的是_。A. CPLD即是现场可编程逻辑器件的英文简称；B. CPLD是基于查找表结构的可编程逻辑器件；C. 早期的CPLD是从GAL的结构扩展而来；D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构；2综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程

36、，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 3IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B.提供设计的最总产品-掩膜；C.以网表文件的形式提交用户，完成了综合的功能块；D.都不是。4基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入_综合适配_编程下载硬件测试。功能仿真时序仿真逻辑综合配置引脚锁定AB.C.D.5下面对利用原理图输入设计方法进行数字电路系统设计

37、，那一种说法是不正确的_。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法无法对电路进行功能描述；C.原理图输入设计方法一般是一种自底向上的设计方法；D.原理图输入设计方法也可进行层次化设计。6在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_。A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，应列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D.当前进程中声明的信号也可用于其他进程。7嵌套使用IF语句，

38、其综合结果可实现_。A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。8电子系统设计优化，主要考虑提高资源利用率减少功耗-即面积优化，以及提高运行速度-即速度优化；指出下列那种方法不属于速度优化：_。A. 资源共享B. 流水线设计C.寄存器配平D. 关键路径法9在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的_。A.idata = 16#20#;B.idata = 32;C.idata = 16#A#E1;D.idata = B#1010#;10.下列EDA软件中，哪一不具有时序仿真功能：_。A.Max+Plus IIB.Quartus IIC.ModelSimD.Synp