半导体存贮器与可编程逻辑器件

1、2020/6/26,西安交通大学电气学院电子学,8 半导体存储器与可编程逻辑器件,8.1 存储器分类 8.2 随机存贮器 8.3 只读存贮器 8.4 可编程逻辑器件 8.7 可编程逻辑器件的应用,2020/6/26,西安交通大学电气学院电子学,半导体存储器是一种能存储大量二值数字信息的大规模集成电路，是现代数字系统特别是计算机中的重要组成部分。,半导体存储器,ROM,EPROM,快闪存储器 (Flash Memory),PROM,E2PROM,固定ROM（又称掩膜ROM）,可编程ROM,RAM,SRAM,DRAM,按存取方式来分：,8.1半导体存储器分类,Random Access Memor

2、y,Read Only Memory,2020/6/26,西安交通大学电气学院电子学,8.2 随机存储器,8.2.1 RAM的结构 8.2.2 RAM 的存储单元 8.2.3 RAM的读写时序 8.2.4 集成RAM 举例 8.2.5 RAM的扩展,2020/6/26,西安交通大学电气学院电子学,8.2.1 RAM的结构,RAM的一般组成： 地址译码器（门牌号） 存储矩阵(房间住1Bit） 读/写控制器（出入口）,2020/6/26,西安交通大学电气学院电子学,1.存储矩阵,RAM中存储的数据一般是按字节进行读写操作的。一个 88的RAM在某时刻存储的二进制数码如表8.2.1所示。一旦关掉电源

3、，RAM中存放的数据就会全部丢失。,存储矩阵由大量基本存储单元组成，每个存储单元可以存储一位二进制数。这些存储单元按字(Word)和位(Bit)构成存 储矩阵。 可以用字数和字长的乘积表示 RAM的存贮容量。例如：64K 8表示具有64K字，字长8位，共512K存贮容量。,2020/6/26,西安交通大学电气学院电子学,2.地址译码,对RAM地址线上的二进制信号进行译码，选中与该地址码对应字的一个或几个基本存储单元，在读/写控制器的控制下进行读/写操作。,图8.2.2 单地址译码方式的结构图,w 0 w 1 w31,读/写控制器,地 址 译 码 器,D0 D1 D7,A0 A1 A4,31,0

4、,31,1,31,7,0,0,0,1,0,7,1,0,B0,B1,B7,一般：有n个地址输入的RAM有2n个字，即全地址译码。,2020/6/26,西安交通大学电气学院电子学,2020/6/26,西安交通大学电气学院电子学,3.读/写控制器,存储矩阵中的基本存储单元通过地址译码器被选中后，它的输出端Q须与RAM内部数据线D直接相连。而这时该基本存储单元的信息能否被读出，或者外部的信息能否写到该基本存储单元中，还决定于读/写控制器。,2020/6/26,西安交通大学电气学院电子学,2020/6/26,西安交通大学电气学院电子学,8.2.2 RAM的存储单元,六管静态存储单元 读出触发器的信息使触

5、发器的X 地址线和Y 地址线均为高电平。 写信息到触发器： 把需要写入的信息加在数据线D和 上，并使得该触发器的X地址和Y地址均为高电平。,2020/6/26,西安交通大学电气学院电子学,动态DRAM存储单元： 优点: 是容量大，功耗低，价格也便宜。 缺点: 其读写速度比SRAM低，并需要刷新及读出放大器等外围电路。,三星的DDR内存条:,2020/6/26,西安交通大学电气学院电子学,8.2.3 RAM的读写时序,SRAM读出时序图,2020/6/26,西安交通大学电气学院电子学,注意：tAA和tCO必须同时满足芯片参数的要求 RAM的读周期: tRC,两次读操作之间的最小时间间隔。,欲读数

6、据的地址加到RAM的地址输入端； 读写信号一直保持高电平读状态； 加入有效的片选低电平信号 ，延时tCO 后，在I/O 端会出现欲读的数据信号； 使 无效，再经过一小段延时后，I/O端回到高阻状态，完成本次读操作。,读出过程如下 ：,2020/6/26,西安交通大学电气学院电子学,2. SRAM写入时序,2020/6/26,西安交通大学电气学院电子学,注意：延时tAA和tDW必须同时满足 RAM的写周期:tWC,两次写操作之间的最小时间隔,2020/6/26,西安交通大学电气学院电子学,8.2.4 集成RAM举例,2020/6/26,西安交通大学电气学院电子学,8.2.5 RAM的扩展,位扩展

7、连接 ：用位数较少的RAM芯片组成位数较多的 存储器,其连接方式为：把这些相同芯片的地址输 入端都分别连在一起，芯片的片选控制端和读/写 控制端也分别连在一起，而数据端各自独立，每一 根数据代表一位。 例: 用2561的RAM芯片组成2568的存储器的 连接如图8.2.11所示。 思考：需要几片？如何连接？ 字扩展连接 ：用位数相同的RAM芯片组成字数更多的存储器 。 例： 2568RAM芯片组成10248存储器的连接 如图8.2.12所示。思考：需要几片？如何连接？,2020/6/26,西安交通大学电气学院电子学,R/,U0,D0,U1,D1,图8.2.11位扩展连线图,U7,D7,2020

8、/6/26,西安交通大学电气学院电子学,A9 A8,Y0 Y1 Y2 Y3,图8.2.12 字扩展连线图,R/,地址线与读写信号与各芯片连接在一起； 扩展译码电路形成各芯片的片选信号；,A1 A0,试分析各存储芯片的存储器地址范围？,2020/6/26,西安交通大学电气学院电子学,例： 用2564RAM芯片组成5128存储器的连接 思考：需要几片？如何连接？(先位扩展，后字扩展),图8.2.11位扩展连线图,U3,R/,U0,D03,U1,D34,U2,D34,D03,2020/6/26,西安交通大学电气学院电子学,RAM总结,掉电信息丢失 SRAM的速度最快、但密度极低，最主要的应用领域就是

9、各类芯片的缓存，例如CPU的一级缓存、二级缓存均为SRAM电路； DRAM内存存储密度较高，但读写速度稍慢，适合作为计算机的内存、显存以及其他嵌入设备的内存系统； ,2020/6/26,西安交通大学电气学院电子学,8.3 只读存储器,8.3.1 ROM的结构与原理 8.3.2 EPROM & EEPROM的实例 8.3.3 ROM 的应用 很多教材将ROM包含在PLD中，因此先介绍PLD概念,2020/6/26,西安交通大学电气学院电子学,按PLD的集成度分类：,PLD ：可编程逻辑器件(Programmable Logical Device)，可以由编程来确定其逻辑功能。,2020/6/26

10、,西安交通大学电气学院电子学,低密度可编程逻辑器件,PROM(Programmable Read Only Memory)可编程只读存储器 70年代初 PLA(Programmable Logic Array)可编程逻辑阵列 70年代中 PAL(Programmable Array Logic)可编程阵列逻辑 70年代末 GAL(Genetic Array Logic) 通用阵列逻辑 80年代初推出,2020/6/26,西安交通大学电气学院电子学,FPGA(现场可编程门阵列) Field Programmable Gate Array Xilinx公司 80年代中期 CPLD(复杂可编程逻辑器

11、件) Complex Programmable Logic Device Lattice公司（90年代初）：ispLSI器件 Altera公司（90年代初）：FLEX系列和MAX系列器件 ATMEL公司（90年代初）：ATV系列,高密度可编程逻辑器件,2020/6/26,西安交通大学电气学院电子学,PLD简化画法,2020/6/26,西安交通大学电气学院电子学,可编程逻辑器件的概念与特点,是由编程来确定其逻辑功能的器件。 Programmable Logical Device，简称 PLD,2020/6/26,西安交通大学电气学院电子学,输入缓冲电路用以产生输入变量的原变量和反变量，并提供足够

12、的驱动能力。,可编程逻辑器件的基本结构,2020/6/26,西安交通大学电气学院电子学,由多个多输入与门组成，用以产生输入变量的各乘积项。,可编程逻辑器件的基本结构,2020/6/26,西安交通大学电气学院电子学,由多个多输入或门组成，用以产生或项，即将输入的某些乘积项相加。,可编程逻辑器件的基本结构,2020/6/26,西安交通大学电气学院电子学,由 PLD 结构可知，从输出端可得到输入变量的乘积项之和，因此可实现任何组合逻辑函数。如果输出包含触发器，就可实现时序逻辑函数。,可编程逻辑器件的基本结构,2020/6/26,西安交通大学电气学院电子学,输入缓冲,ROM:只读存储器，是一种组合电路

13、。 PROM的阵列结构 PROM是一种可编程逻辑器件， “与”阵列实现地址译功能，是一个固定的“与”阵列，全地址译码。可编程的“或”阵列是一个“存储矩阵” 。 一个83 PROM的阵列图如图8.3.1所示。,O0,与阵列,或阵列,输出,在此地址译码输出高有效,ROM的结构与原理,2020/6/26,西安交通大学电气学院电子学,与阵列：全译码阵列， n输入变量有2n个地址，对应2n根字线。 或阵列：一组或门，输出端输出数据，字线与位线的2nXm个交叉点都是可编程接点。 用一个译码器框代 替固定的与阵列,得到PROM的简化阵列 图8.3.2。,W1,W0,ROM的结构简化图,2020/6/26,西

14、安交通大学电气学院电子学,PROM的可编程节点：出厂时，存储单元的内容为1(或全0),用户可根据需要将某些单元通过编程改写1(或0)。 PROM ：双极型熔丝结构，编程结构如图8.3.3,位线,a) 熔丝结构,字线,b) 二极管结构,图8.3.3 PROM编程结构,2020/6/26,西安交通大学电气学院电子学,EPROMErasable Programmable ROM,1EPROM 工作原理：采用叠层栅利用雪崩效应注入MOS管工艺。未注入电荷时存贮单元输出为1，注入负电荷后输出为0。,编程：叠层栅管漏源加高压（如+25V、+12.5V），在控制栅极加高压正脉冲（如50ms宽、25V正脉冲）

15、，引起雪崩，注入负电荷可长期保存。 读出：凡注负电荷的单元，其VGS（th）很高，在正常+5V电压下不能使其导通，经反相后输出为0。如图7-4-2读取时间为250450ns,只能整体擦除,擦除：在强紫外线光照射窗口下，只需几分钟就能使浮栅上的电子获得足够的光能量，而穿过绝缘层回到衬底中，使芯片变为空白。,2020/6/26,西安交通大学电气学院电子学,特点：,避光可保存10年以上 开口阳光下工作一周数据即消失 可反复擦写几百次 需专用的编程器和擦除器 优点：集成度高； 缺点：使用不方便（编程、擦除） 常用EPROM：2716（2k8位）、2764（8k8位）、27256（32k8位）、2751

16、2（64k8位）,EPROMErasable Programmable ROM,2020/6/26,西安交通大学电气学院电子学,EEPROMElectrically Erasable Programmable ROM,2EEPROM 工作原理：利用隧道效应注入或释放电子。 特点： 写入擦除可同时完成； 不需专门的编程器和擦除器； 写入擦除脉冲为20V、10ms，新型的（由于内部有升压电路）5V、10ms 读取时间为200250ns； 数据可存510年，甚至20年，寿命1001万次； 有字节擦除功能，使用灵活。 缺点：集成度不高。,2020/6/26,西安交通大学电气学院电子学,Flash Me

17、mory（快闪存储器）,3Flash Memory（快闪存储器） 原理：利用雪崩效应写入，利用隧道效应擦除。 特点： 既具有EPROM结构简单，编程可靠的特点，又具有E2PROM的电编程擦除的特性； 高速写入与擦除，整体擦除仅需1秒钟； 写入脉冲：12V、10us（老型） 5V、10us（新型） 集成度非常高，可达64M位； 寿命1万10万次； 读取时间为60200ns，因此速度较快。 缺点：不可字节擦除。,2020/6/26,西安交通大学电气学院电子学,8.3.2 集成EPROM,以27512为例,如何扩展?与RAM扩展有何不同？,2020/6/26,西安交通大学电气学院电子学,8.3.3

18、ROM的应用,存储程序、表格和大量固定数据 实现代码转换 实现逻辑函数 举例：试用ROM实现两个两位二进制数的乘法运算。 解：设这两个乘数为A1 A0 和B1 B0，积为L3 L2 L1 L0，列出乘法表如表8.3.2，画出实现两位二进制数乘法的简化阵列图如图8.3.8,2020/6/26,西安交通大学电气学院电子学,译 码 器,A3,A2,A1,A0,W0,W15,L3,L2,L1,L0,图8.3.8 ROM的简化阵列图,A1 A0 B1 B0,L3 L2 L1 L0,0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1

19、1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1,表8.3.2两位二进制数的乘法表,A1,A0,B1,B0,2020/6/26,西安交通大学电气学院电子学,实现逻辑函数,试用164 EPROM构成一个实现下列表达式的多输出逻辑函数发生电路，画出电路图，写出 EP

20、ROM存储的二进制数码。,解 根据题目要求，令A3 A2 A1 A00CBA，I/O2I/O1I/O0L2 L1 L0。电路图如图解8.5所示，存储的二进制数码如表解8.5所示。,表解8.5,2020/6/26,西安交通大学电气学院电子学,ROM 和 PROM的缺点： 与阵列是一个固定的全译码阵列，输入变量较多时，必然会导致译码阵列复杂，器件工作速度降低，PROM的体积较大，成本也较高,2020/6/26,西安交通大学电气学院电子学,PLA,PLA的与或阵列都是可以编程的。图8.4.1所示的PLA实现了以下逻辑函数：,8.4.1 PLA和PAL,2020/6/26,西安交通大学电气学院电子学,

21、PAL PAL的结构如图8.4.2，其与阵列是可编程的，而或阵列是固定的。 一次性溶丝编程结构,2020/6/26,西安交通大学电气学院电子学,I/O结构，如图8.4.3,PAL的常用的输入、输出结构,时序逻辑或寄存器输出结构，如图8.4.4,2020/6/26,西安交通大学电气学院电子学,8.4.2 GAL,GAL:低密度可编程器件的代表, 采用了能长期保持数据的CMOS E2PROM工艺，使GAL实现了电可擦除、可重编程等性能，大大增强了电路设计的灵活性。 GAL器件的阵列结构与PAL一样，是由一个可编程的“与”阵列驱动一个固定的“或”阵列。但输出部分的结构不同，它的每一个输出引脚上都集成

22、了一个输出逻辑宏单元(Output Logic Macro-Cell，简称OLMC)。 GAL16V8的结构如图8.4.6所示。,2020/6/26,西安交通大学电气学院电子学,1,2,3,4,5,6,7,8,9,19,18,17,16,15,14,13,12,11,I/O,I/O,I/O,I/O,I/O,I/O,I/O,I/O,I,I/,可编程与阵列,输出逻辑宏单元,缓存器,图8.4.6 GAL16V8的逻辑图,2020/6/26,西安交通大学电气学院电子学,OLMC的结构如图8.4.7 各多路选择器功能 OMUX 选择输出方式 FMUX 决定反馈方式 TSMUX 决定输出三态门的工作方式

23、PTMUX 决定附加乘积项用,图8.4.7 输出逻辑宏单元,GAL22V10内部结构：,1、输出逻辑宏单元（OLMC） 是GAL的典型特色结构，可实现多逻辑组态，实现组合、时序电路的设计。 2、 与阵列是可编程核心部分。,加密单元 GAL器件具有加密单元。这一单元被编程后，就禁止对门阵列再编程和验证，此时读出阵列的内容将为全1。加密单元的设置有效地防止他人未经允许的抄袭，保护了设计者的智慧，提高了整个系统的设计保密性。只有当器件整体擦除此单元才随之擦除。 常见的GAL器件 1、GAL16V8 最多16个数据输入端、8个数据输出端 2、GAL22V10,2020/6/26,西安交通大学电气学院电

24、子学,低密度可编程的编程总结,2020/6/26,西安交通大学电气学院电子学,8.5 高密度可编程逻辑器件(HDPLD),高密度可编程逻辑器件近年来发展很快，目前已有集成度高达300万门以上、系统频率为100MHz以上的HDPLD供用户使用。高密度可编程逻辑器件的使用，使得现代数字系统的设计方法和设计过程发生了很大的变化，现在一个数字系统已经可以装配在一块HDPLD芯片上，即所谓的片上系统(System On Chip，简称SOC)、这样制成的设备体积小、重量轻、可靠性高、成本低，维修也更加方便。,2020/6/26,西安交通大学电气学院电子学,HDPLD,FPGAField Programm

25、able Gate Array 现场可编程门阵列 CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 实验 :MAX7000S系列的 EPM7128SLC84-15,2020/6/26,西安交通大学电气学院电子学,PLD器件的命名与选型,EPM7 128 S L C 8410 EPM7：产品系列为EPM7000系列 128：有128个逻辑宏单元 S：电压为5V，AE为3.3V，B为2.5V L：封装为PLCC，Q代表PQFP等 C：商业级（Commercial）070度， I：工业级（Industry），4085度 M：军品级（Military），

26、55125度 84：管脚数目 10：速度级别ns,2020/6/26,西安交通大学电气学院电子学,CPLD/FPGA的结构,乘积项原理 查找表原理 CPLD FPGA CPLD具有较强的硬件加密功能 F=(ABCD),2020/6/26,西安交通大学电气学院电子学,CPLD/FPGA概述,CPLD/FPGA厂商概述 ALTERA MAX系列，Classic FLEX系列,ACEX系列，APEX系列,Mercury Stratix,CYCLONE XILINX XC9500,CoolRunner,SPARTAN,Virtex Lattice ispLSI,ispMACH系列.OCRA系列 isp

27、PAC ispGDS,ispGDX Others ACTEL,Cypress,quicklogic,2020/6/26,西安交通大学电气学院电子学,表1-1 EDA开发软件特性,集成的CPLD/FPGA开发环境EDA软件,2020/6/26,西安交通大学电气学院电子学,大的PLD生产厂家, 最大的PLD供应商之一 FPGA的发明者，最大的PLD供应商之一 ISP技术的发明者 提供军品及宇航级产品,2020/6/26,西安交通大学电气学院电子学,8.7 可编程逻辑器件的应用,自上而下的模块化设计方法 可编程逻辑器件的设计流程 设计准备 设计输入 设计处理 功能仿真 下载（编程）,设计准备,设计输

28、入 电路图 HDL 波形图,设计处理 编译与优化 连接于适配,宏元 件库,功能 仿真,下载（编程）,HDL： VHDL（IEEE） Verilog （IEEE） AHDL ABEL,对CPLD产生Pof文件 对FPGA产生Sof文件,2020/6/26,西安交通大学电气学院电子学,HDL,HDL顾名思义，就是以文字的方式来描述硬件的设计 是一种可以可以经由抽象的程序编写，完成所需要的硬件电路设计的工具语言。 目前，成为IEEE标准格式的HDL共有2种： VHDL Verilog HDL,VHDL 语言 VHDL(VHSIC Hardware Description Language)即VHSI

29、C硬件描述语言，其中的VHSIC(Very High Speed Integrated Circuit)即超高速集成电路。VHDL就是超高速集成电路硬件描述语言。VHDL的主要优点是：是一种高层次的硬件描述语言，与器件的具体特性无关，可移植性好。,Verilog 语言 Verilog是正在流行的又一种用于数字电子系统设计的硬件描述语言。使用它，用户可以灵活、简洁地进行各种级别的逻辑设计，方便、快速地进行数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog硬件描述语言的优点是：书写简洁，结构清晰，功能强大，容易掌握，便于自学。,2020/6/26,西安交通大学电气学院电子学,VHDL比Ve

30、rilogHDL严谨适用于FPGA、CPLD VerilogHDL语法类似于C语言，可读性强、容易掌握。从新一代的HDL语言是SystemC或SystemVerilog趋势看，采用 VerilogHDL是比较好的入手选择。VerilogHDL适用于ASIC,2020/6/26,西安交通大学电气学院电子学,用可编程逻辑器件设计电子钟,回顾用传统方法如何实现？,2020/6/26,西安交通大学电气学院电子学,用可编程逻辑器件设计电子钟,要求：用1KHZ时钟，可以显示时、分、秒，并可以预置时间 设计步骤： 画出系统方框图8.7.2 设计描述和输出 模拟和仿真 下载调试,PLD,2020/6/26,西

31、安交通大学电气学院电子学,2020/6/26,西安交通大学电气学院电子学,Display,2020/6/26,西安交通大学电气学院电子学,传统设计与现代数字电子系统设计的比较,传统设计方法 用教材介绍的74系列等数字通用集成电路来实现 系统化分 子系统设计 原理图 调试 焊接元器件 制版 PCB 在实际使用中还存在一定的局限性，这就是它只适用于电路，而不适用于系统。通常，一个数字系统有多个外部输入和几十个、几百个甚至上干个记忆单元，再用真值表、状态固、状态表等工具来描述它、分析它、设计它，显然是不适当的，也是无能为力的。 现代数字系统设计方法 采用可编程专用集成电路(如可编程逻辑器件PLD)来

32、实现。由于可编程逻辑器件具有用户可编程的逻辑特性，用户可以在现场更改其内部功能，因此，自它出现以来，在数字系统中得到了越来越广泛的应用。,2020/6/26,西安交通大学电气学院电子学,传统的设计方法的缺陷,“硬碰硬”，且不适于大规模电路的设计（如果SSI和MSI设计一个计算机系统是无法想象的） 保密性差，容易被仿制 设计周期长（MMT大） 设计难度大，不灵活。采用“搭积木式”的方法进行设计。一旦设计好，功能无法改变。,2020/6/26,西安交通大学电气学院电子学,EDA（ Electronic Design Automatic ）是现代电子系统设计的发展主流,技术特点： （1）用软件方式设

33、计硬件，设计转换过程由开发系统自动完成； “软碰硬” “纸上谈兵” “十拿九稳” （2）系统可以现场编程，在线升级； （3）整个系统可以集成在一个芯片上(SOC)，体积小、功耗低、可靠性高。 （4）设计 调试于实验室进行，缩短了设计周期，降低了成本，提高了可靠性。,2020/6/26,西安交通大学电气学院电子学,本章小结,半导体存储器可分为RAM和ROM两大类 RAM又分为SRAM和DRAM ROM可分为掩膜ROM、PROM、EPROM和E2PROM RAM和ROM的字扩展和位扩展 PLD是可以由编程来确定其逻辑功能器件的统称 PAL和GAL则是典型的低密度可编程逻辑器件 CPLD 和FPGA

34、 属于高密度可编程逻辑器件 利用计算机辅助设计，采用模块化设计方法，基于高密度可编程逻辑器件的逻辑设计设计，可大大简化设计过程,2020/6/26,西安交通大学电气学院电子学,作业,P253 8.1 8.2 8.6 8.7 8.12,2020/6/26,西安交通大学电气学院电子学,8.5 高密度可编程逻辑器HDPLD,指密度大于1000的PLD HDPLD的两种编程方式 普通编辑方式 在系统可编程方式 ispLSI/Plsi2032组成： 通用逻辑块GLB 集总布线区GRP 输入输出单元IOC 输出布线区ORP 时钟分配网络CDN,8.5.1 ispLSI/Plsi 2032 8.5.2 EP

35、M7128S,2020/6/26,西安交通大学电气学院电子学,ispLSI/Plsi2032组成： 通用逻辑块GLB 集总布线区GRP 输入输出单元IOC 输出布线区ORP 时钟分配网络CDN,8.5.1 ispLSI/pLSI 2032,2020/6/26,西安交通大学电气学院电子学,图8.5.1 2032功能块结构图,输出布线区ORP,输入/输出单元 IOC,集总布线区 GRP,GLB,2020/6/26,西安交通大学电气学院电子学,图8.5.2 2032引脚图,2020/6/26,西安交通大学电气学院电子学,通用逻辑块GLB,GLB是2032内部基本逻辑单元，它的结构框图如图8.5.3所

36、示，由与阵列、乘积项共享阵列和4输出逻辑宏单元等组成。,2020/6/26,西安交通大学电气学院电子学,图8.5.4 2000系列 GLB结构图,从GRP来16，I/O来2,乘积项 共享阵列,时钟 清零,2020/6/26,西安交通大学电气学院电子学,输入输出单元IOC： 共32个，有输入、输出和双向I/O三种组态,2020/6/26,西安交通大学电气学院电子学,集总布线区GRP 位于芯片中央，区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP的连接。 输出布线区ORP 是GLB和I/O之间的可编程互连阵列，其输入是8个GLB的32个输出端，输出是芯片位于该侧的16个I

37、OC。通过编程，可以将任一个GLB的输出和4个I/O端分别连接。 时钟分配网络CDN 其输入信号由三个专用输入端Y0、Y1、Y2提供，输出信号有5个，其中，CLK0、CLK1和CLK2提供给GLB，IOCLK0和IOCLK1提供给IOC。,2020/6/26,西安交通大学电气学院电子学,8.5.2 EPM7128S,图8.5.6是其PLCC封装84脚的原理图 图8.5.7是EPS7128S器件结构图 其包括： 宏单元(Macro-cell) 扩展乘积项 共享扩展乘积项 并联扩展乘积项 可编程连线阵列PLA IOCB,2020/6/26,西安交通大学电气学院电子学,图8.5.6 EMP 7128

38、s引脚图,2020/6/26,西安交通大学电气学院电子学,2020/6/26,西安交通大学电气学院电子学,宏单元,包括：与逻辑阵列、乘积项选择矩阵、可编程触发器三个功能块，如图8.5.8所示。,图8.5.8 EMP 7128S宏单元结构图,2020/6/26,西安交通大学电气学院电子学,图8.5.10 EMP 7128S 并联扩展乘积项,MAX7000结构中提供了共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。,图8.5.9 共享扩展乘积项,2020/6/26,西安交通大学电气学院电子学,可编程连线阵列PLA,EPM7128S的专用输入、I/O引脚和宏单元输出信号均可通过PLA送到各个LAB。图8.5.11显示出一个PLA可编程节点的结构。编程单元控制2输入与门的一个输入端，以选择驱动LAB的PLA信号。,2020/6/26,西安交通大学电气学院电子学,图8.5.12 EMP 7128S IOCB结构图,I/O引脚,三态驱动,摆率控制,从