（第7讲）第5章 存储器扩展电路和总线扩展

1、第5章 存储器扩展电路和总线扩展,DM642 的外部存储器EMIFA接口 FLASH存储器的扩展 SDRAM存储器扩展 DM642 的输入/输出接口扩展,2020/6/30,2,5.1 DM642 的外部存储器EMIFA接口 5.1.1 EMIFA接口概述,1.支持的数据宽度 8位、16位、 32位和64位 。,2020/6/30,3,2. 外扩存储空间,2020/6/30,4,3. EMFA接口时钟,EMIFA接口同步时钟的来源取决于地址总线引脚AEA20:19 的电平状态。 AEA20:19 0 0：来自AECLKIN引脚（缺省） 0 1：来自CPU，对CPU主时钟进行4分频 1 0：来自

2、CPU，对CPU主时钟进行6分频 1 1：保留未用,2020/6/30,5,4. EMFA接口引脚,2020/6/30,6,5.1 DM642 的外部存储器EMIFA接口 5.1.2 EMIFA接口的主要寄存器,GBLCTLEMIF global control register CE0CTLEMIF CE0 space control register CE1CTLEMIF CE1 space control register CE2CTLEMIF CE2 space control register CE3CTLEMIF CE3 space control register,见SPRU26

3、6E P134,2020/6/30,7,CE0SECEMIF CE0 space secondary control register CE1SECEMIF CE1 space secondary control register CE2SECEMIF CE2 space secondary control register CE3SECEMIF CE3 space secondary control register SDCTLEMIF SDRAM control register SDTIMEMIF SDRAM refresh control register SDEXTEMIF SDRA

4、M extension register PDTCTLEMIF peripheral device transfer control register,2020/6/30,8,1. EMIF Global Control Register (GBLCTL),Legend: R/W = Read/Write; R = Read only; -n = value after reset,GBLCTL3120：Reserved. The reserved bit location is always read as 0. A value written to this field has no ef

5、fect.,2020/6/30,9,GBLCTL1918：EK2RATE ，AECLKOUT2引脚时钟输出分频控制位。 “00” 原始时钟频率(AECLKIN、主时钟/4、主时钟/6)； “01”2分频的原始时钟频率； “10”4分频的原始时钟频率； “11”一保留未用。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,10,GBLCTL17：EK2HZ，AECLKOUT2时钟输出控制位。 “0”一若EK2EN等于“1”，AECLKOUT2引脚输出连续时钟脉冲； “1”一AECLKOUT2引脚处

6、于高阻状态。 GBLCTL16：EK2EN，AECLKOUT2电平输出使能位。 “0”AECLKOUT2引脚输出低电平； “1”AECLKOUT2输出时钟使能。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,11,GBLCTL1514：保留未用。 GBLCTL13：BRMODE，总线请求控制位。 “0”BUSREQ引脚信号用于存储器读写过程中挂起状态或工作状态的指示； “1”BUSREQ引脚信号用于存储器读写过程中刷新、挂起和工作3种状态的指示。 GBLCTL12：保留未用。,Legend:

7、R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,12,GBLCTL11：BUSREQ，总线请求信号(BUSREQ引脚信号)输出指示位。 “0”BUSREQ引脚输出低电平，表明没有存储器被刷新、挂起或访问； “1”BUSREQ引脚输出高电平，表明存储器被刷新、挂起或访问。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,13,GBLCTL10：ARDY，ARDY input bit. Valid ARDY bit

8、is shown only when performing asynchronous memory access (when async CEn is active). “0”ARDY input is low，表明外部设备未准备就绪； “1”ARDY input is high，表明外部设备已淮备就绪。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,14,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/

9、6/30,15,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,16,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,17,GBLCTL6：EKlHZ，AECLKOUTl引脚输出控制位。 “0”一如果EKlEN等于“1”，AECLKOUTl引脚输出连续的时钟脉冲； “1”一AECLKOUTl引脚处于高阻状态。 GBLCTL5：EKlEN，AECLKOUTl时钟输出使能位。 “0”一AECLKOUT

10、l引脚输出低电平； “1”一AECLKOUTl引脚时钟输出使能。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,18,GBICTL4：CLK4EN，CLKOUT4引脚使能位。 “0”CLKOUT4引脚输出高电平； “1”CLKOUT4引脚使能，输出时钟脉冲。 CLKOUT4引脚与GP1引脚复用，复位过程中CLKOUT4引脚处于使能状态，并输出时钟脉冲，DM642复位结束后，可通过配置GPEN寄存器把该引脚配置为GP1。,Legend: R/W = Read/Write; R = Read on

11、ly; -n = value after reset,2020/6/30,19,GBLCTL3：CLK6EN，CLKOUT6使能位。 “0”CLKOUT6引脚输出高电平； “1”CLKOUT6引脚使能，输出时钟脉冲。 CLKOUT6引脚与GP2引脚复用，复位过程中CLKOUT6引脚处于使能状态，并输出时钟脉冲，DM642复位结束后，可通过配置GPEN寄存器把该引脚配置为GP2。 GBLCTL20：保留未用。,Legend: R/W = Read/Write; R = Read only; -n = value after reset,2020/6/30,20,2. EMIF CE Space

12、Control Registers (CECTL0-3),Legend: R/W = Read/Write; R = Read only; -n = value after reset,MYTYPE (CECTL7:4)是空间控制寄存器CECTLx中很重要的字段，用于设置EMFA接口的数据宽度和接口类型。 “0 x0”EMIFA接口配置为8位数据宽度的异步接口； “0 x1” EMFA接口配置为16位数据宽度的异步接口； “0 x2”EMIFA接口配置为32位数据宽度的异步接口；,2020/6/30,21,Legend: R/W = Read/Write; R = Read only; -n

13、= value after reset,“0 x3” EMIFA接口配置为32位数据宽度的SDRAM接口； “0 x4” EMIFA接口配置为32位同步程序存储器接口； “0 x5”“0 x7” 保留未用； “0 x8” EMIFA接口配置为8位数据宽度的SDRAM接口；,2020/6/30,22,Legend: R/W = Read/Write; R = Read only; -n = value after reset,“0 x9” EMFA接口配置为16位数据宽度的SDRAM接口； “0 xA” EWFA接口配置为8位数据宽度同步程序存储器接口； “0 xB” EMFA接口配置为16位数

14、据宽度同步程序存储器接口； “0 xC” EMFA接口配置为64位数据宽度的异步存储器接口；,2020/6/30,23,Legend: R/W = Read/Write; R = Read only; -n = value after reset,“0 xD” EMFA接口配置为64位数据宽度的SDRAM接口： “0 xE” EMIFA接口配置为64位数据宽度同步程序存储器接口； “0 xF” 保留未用。,2020/6/30,24,3. EMIF CE Space Secondary Control Registers (CESEC0-3),Legend: R/W = Read/Write;

15、R = Read only; -n = value after reset,SNCCLK (CESEC6) EMIFA接口同步时钟选择控制位。 “0”AECLKOUTl引脚的输出时钟作为EMIFA接口同步时钟； “1” AECLKOUT2引脚的输出时钟作为EMIFA接口同步时钟。,2020/6/30,25,Legend: R/W = Read/Write; R = Read only; -n = value after reset,SYNCWL(CESEC3:2)用于设置“写”数据时的延迟时间。 “0” 延迟时间设置为0个时钟周期； “1” 延迟时间设置为1个时钟周期； “2” 延迟时间设置为

16、2个时钟周期； “3” 延迟时间设置为3个时钟周期。,2020/6/30,26,Legend: R/W = Read/Write; R = Read only; -n = value after reset,SYNCRL(CESECl:0)用于设置“读”数据时的延迟时间。 “0” 延迟时间设置为0个时钟周期； “1” 延迟时间设置为1个时钟周期； “2” 延迟时间设置为2个时钟周期； “3” 延迟时间设置为3个时钟周期。,2020/6/30,27,4. EMIF SDRAM Control Register (SDCTL),Legend: R/W = Read/Write; R = Read

17、only; -n = value after reset,2020/6/30,28,5. EMIF SDRAM Timing Register (SDTIM),The SDRAM timing register (SDTIM) controls the refresh period in terms of EMIF clock cycles.,6. EMIF SDRAM Extension Register (SDEXT),The SDRAM extension register (SDEXT) allows programming of many parameters of SDRAM.,7

18、. EMIF Peripheral Device Transfer Control Register (PDTCTL),The peripheral device transfer control register configures the latency of the PDT signal with respect to the data phase of the transaction.,2020/6/30,29,5.2 FLASH存储器的扩展,控制信号：,2020/6/30,30,DM642与FLASH的连接,2020/6/30,31,5.2.1 AM29LV033C芯片,AM29L

19、V033C是AMD公司提供的一种FLASH存储器芯片，容量为4M8位，单电源供电，电源电压范围为2.73.6V，该芯片可以与DM642直接连接。,2020/6/30,32,AM29LV033C,2020/6/30,33,AM29LV033C内部的存储空间划分为64个扇区(sector)，每个扇区的大小为64KB，通过片上的地址线使能不同的扇区。,Am29LV033C Sector Address Table,2020/6/30,34,2020/6/30,35,2020/6/30,36,AM29LV033C芯片的总线操作,2020/6/30,37,AM29LV033C芯片的地址线共有22条A21

20、:0，但DM642的地址线只有20条AEA22:3，两种芯片之间的地址线数量不匹配，所以DM642不能遍历FLASH芯片的所有地址单元。 为了解决这一问题，在DM642电路系统中采用CPLD器件EPM7128AETC，把FLASH芯片的地址线引脚A21:19与CPLD器件的输入/输出引脚连接，通过A21:19把FLASH存储区的64个扇区划分为8个页，每页包括8个扇区。,5.2.2 FLASH芯片与DM642的连接电路,2020/6/30,38,2020/6/30,39,FLASHCS引脚信号是AM29LV033C的片选信号，在CPLD器件中，FLASHCS信号由DM642的地址线引脚信号TE

21、A22和TCEl空间片选信号取“或”而得，TEA22低电平时选中AM29LV033C芯片。,2020/6/30,40,PAl9、PA20和PA21这3个引脚用于管理FLASH存储器的页，要实现这一点，需要在CPLD内部扩展寄存器，用于控制A21:19引脚信号(即用于FLASH翻页)。 DM642通过操作寄存器端口实现遍历FLASH芯片所有地址单元的任务。,2020/6/30,41,74373_1:页选择寄存器(写入)； 74373_2:页选择寄存器(读取),2020/6/30,42,1,1,1,0,0,1,0,0,1,1,页选择寄存器端口地址,2020/6/30,43,1,0,0,0,1,0,

22、1,0,0,0,1,0,页选择寄存器端口地址,页选择寄存器【74373_1 (写入)和 74373_2 (读取)】的端口地址是：0 x9008 0011。,2020/6/30,44,向端口地址0 x90080011写入页选择关键字，该关键字转化为PA21、PA20、PA19引脚控制信号，即可对所,要访问的flash页面进行选择。,2020/6/30,45,使用/ACE1引脚选择CE1子空间,31,DM642地址引脚,Flash地址,24,25,26,27,28,29,30,地址,DM642访问Flash芯片每页的页内空间时所使用的地址,Flash引脚,即flash芯片的/CE,即DM642的/

23、ACE1,1,1,0,0,A16,A17,A18,如图,0,如图,2020/6/30,46,DM642访问Flash芯片AM29LV033C每页的页内空间时所使用的地址：0 x9000 0000 0 x9007 FFFF,DM642访问Flash芯片每页的页内空间时所使用的地址,A15,A8,A9,A10,A11,A12,A13,A14,A7,A0,A1,A2,A3,A4,A5,A6,2020/6/30,47,的信息决定了DM642访问的是Flash芯片当前页面内的哪个扇区。,因为FLASH存储区的64个扇区划分为8个页，每页包括8个扇区。所以,2020/6/30,48,DM642访问Flas

24、h芯片AM29LV033C每页内的各扇区时所使用的地址：,2020/6/30,49,(1) 中断向量表文件 (.asm) 在该程序中不使用任何中断。,5.2.3 读写FLASH存储器的程序,2020/6/30,50,.global _vectors .global _c_int00 .global _vector1 .global _vector2 .global _vector3 .global _ vector4 .global _vector5 .global _vector6 .global _vector7 .global _vector8 .global _vector9 .glo

25、bal _vector10 .global _vector11 .global _vector12 .global _vector13 .global _vector14 .global _vector15,2020/6/30,51,.ref _c_int00 VEC_ENTRY .macro addr STW B0,*-B15 MVKL addr,B0 MVKH addr,B0 B B0 LDW *B15+,B0 NOP 2 NOP NOP .endm _vec_dummy: B B3 NOP 5 .sect “.text:vecs” .align 1024,2020/6/30,52,_vectors: _vector0: VEC_ENTRY _c_int00 _vector1: VEC_ENTRY _vec_dummy _vector2: VEC_ENTRY _vec_dummy _vect