数字电子技术

1、数字电路与逻辑设计,电子实验中心,数字电子技术应用广泛,课程地位,数字电路是重要的先修课程,数字电路基于二值逻辑，简单易懂,上位计算机及底层电路均用到数字电路,平时成绩占30%，考试成绩占70%,课程要求,平时成绩由作业+考勤+实验构成,5次考勤不到者，取消理论考试资格,请假需经班主任同意,教师发布上课课件。,课程理论64学时，实验16学时,课程简介,“数字电路与逻辑设计”是电类专业重要的专业基础课程之一，是研究数字系统设计的入门课程。 本课程旨在引领学生掌握数字逻辑电路的基本理论和基本电路分析、设计方法，能够从事常规逻辑电路的设计，为学习后续课程准备必要的电路知识和设计方法。 课程采用理论和

2、课内实验相结合的方式，培养学生综合运用知识分析解决问题的能力，以及在工程实践方面的基本素养。,无线电通信、电子仪器仪表及电视、音响等。,数字信号逻辑运算、控制、计数、寄存、显示、脉冲信号等,数字电路中典型信号波形,数字电路与模拟电路,数字电子计算机、数字通信、数字仪表、数字控制、工业逻辑系统等,数字信号,数字电路中采用只有0和1两种数值组成的数字信号。 低电平用0表示，高电平用1表示，也可用脉冲的有无来表示。,输出信号与输入信号之间的对应逻辑关系,逻辑代数,只有高电平和低电平两个取值,导通(开)、截止(关),便于高度集成化、通用性强。如计算机； 工作可靠性高、抗干扰能力强。如数字通信； 易于存

3、储、保密性好等,研究对象,分析工具,信 号,电子器件工作状态,主要优点,数字电路的特点,直接设计法、自底向上和自顶向下设计法。,传 统：分立电路、中小规模集成电路,现代：PLD (Programmable Logic Device) CPLD 和 FPGA,设计方法,硬件载体,软件载体,数字系统,EDA (电子设计自动化),体积小、功耗低、可靠性高等优点,主要依赖手工和经验,EDA软件：QuartusII、ISE、Modelsim等,设计输入方式：图形输入和 VHDL文本输入,现代数字系统设计开发流程,用VHDL/VerilogHD语言开发PLD/FPGA的完整流程有设计输入、综合、适配、仿真

4、、编程下载、硬件测试等.,Quartus II 6.0主界面操作环境,1、Project Navigator（工程管理器）,2、Message window（信息窗口）,2、Status window（状态窗口）,常用工具栏,Window & new file buttons,Compiler report,Floorplan,Execution controls,Dynamic menus,在QuartusII原理图输入环境下，画出3-8线译码器构成的流水灯电路；,启动时序仿真,分析波形可见，与74LS138功能真值表一致，结果正确,在QuartusII VHDL源码输入,计数器的结束状态,

5、计数器的起始状态,进位信号输出,PC机配套下载器实验背板 连接OK示意图,本教材融合数字电路与EDA课程及相关实验环节，是我校推广CDIO教学改革的示范性教材,关于教材,教材体现了四个特点：“多”、“少”、“难”、“好” 多-内容多； 少-学时少； 难-知识难（从基础涵盖到专业领域） 好-知识面广、应用性强，可以脱离模拟电路先修课程的制约单独学习,参考教材： 数字电子技术基础-杨志忠 数字电子技术基础教程-阎石 数字电路逻辑设计-王毓银,典型数字系统实例：,8位模型计算机逻辑框图,完成两个立即数相加，将相加结果送入累加器。 以“4+5”为例，设计了3条指令，存入存储器： 1. LD A,4 (

6、将4送入累加器A，操作码：00111111) 2. ADD A,5 (将A中4与5相加，操作码：01111111) 3. HALT (运算完毕，停机，操作码：10111111),（1）存储器M,计算机按照事先编写的程序进行运算，在运行过程中，对存储器进行读写操作。EPROM作存储器。 3 条指令的3个操作码占用3个字节， 2立即数用2字节， 需要5个地址（只需3条地址线）,下面对各逻辑单元的工作原理分别进行概述介绍：,此内容暂时先仅作为了解,（2）程序计数器PC,程序计数器的作用是确定下一条指令的地址。在模型计算机中，选用74LSl61(4位同步二进制计数器)作为程序计数器。由于模型计算机只有

7、5个字节的机器码，所以程序计数器PC的输出只使用3位，其连线如图所示。当PCI=0 时，计数器保持原状态；当 PCI=1时，计数器处于计数状态，当时钟信号CLK 上升沿到来时，做加1计数。,地址寄存器MAR用来保存当前CPU所访问的主存储器单元的地址，由于主存储器与CPU之间存在操作速度上的差别，所以必须使用地址寄存器来保存地址信息，直到主存储器的读写操作完成为止。在模型计算机中，因为存储器只使用了5个存储单元，所以可用3个D触发器实现地址寄存器的功能。,（3）地址寄存器MAR,（4）数据寄存器DR,数据寄存器是用来暂时存放由主存储器读出的一条指令或一个数据字。由于模型计算机是8位，所以选用7

8、4LS373作数据寄存器，它是8位D触发器，并有三态输出功能，可以直接与总线相连。当 DRI=1且时钟信号CLK 上升浩到来时，将被选中的存储单元中的数据存人 DR。DR0=1时，DR 输出呈高阻态；当 DRO=0时，DR 将所存数据送到数据总线。,（5）累加器A,累加器A是一个通用寄存器，当运算器的算术逻辑单元ALU执行算术或逻辑运算时，为算术逻辑单元ALU提供一个工作区。由于模型计算机是8位，所以选用74LS377作累加器，它是8位D触发器。当 AI=0且时钟信号CLK 上升沿到来时，将总线上的8位数据存人。,此内容暂时先仅作为了解,（6）算术逻辑单元ALU,算术逻辑单元ALU是数据加工处

9、理部件，用来实现基本的算术、逻辑运算功能。由于模型计算机只要求完成加法运算，所以ALU由2片74LS83、1片74LS377和1片74LS244组成，一个操作数由累加器A提供，另一个操作数来自内部数据总线。当 SUM1=0时，在CLK 作用下将两数相加结果存人74LS377，当输出控制命令 SUMO=0时，相加结果通过三态门74LS244读入内部数据总线。,（7）指令寄存器IR和指令译码器,指令寄存器IR用来保存当前正在执行的一条指令。当执行一条指令时，先把它从主存储器中取到数据寄存器中，然后再传送到指令寄存器。如果IR中存储的是操作码，就送入指令译码器，译码器将操作码译成相应的操作指令。当

10、IRI=0且时钟信号CLK 上升沿到来时，将指令操作码存入IR，并经指令译码器译码后输出 LD、ADD 、HALT 3个操作命令。,此内容暂时先仅作为了解,（8）节拍发生器,节拍发生器用于产生 T0T7 八个节拍脉冲信号，以便控制计算机按固定节拍有序地工作。构成节拍发生器的关键在于环形移位寄存器的初始状态要置成l0000000，为此模型计算机的节拍发生器由2片74LS194(4位双向移位寄存器)和逻辑门构成。在系统复位信号 CLR=0时，将初始状态置成l0000000。,（9）时钟信号源,时钟信号源用于产生固定频率的方波脉冲。为了使方波的占空比等于12，应选占空比可调的多谐振荡器，为了使显示译

11、码后的数据能看得清楚，时钟信号周期选在0.5 0.25 左右。,此内容暂时先仅作为了解,（10）译码显示电路,用以显示总线运行数据。可经总线缓冲以后用LED显示，也可以将总线数据经七段显示译码后用数码管实现。,（11）操作控制器,操作控制器是根据指令操作码和时序信号，产生各种操作控制信号，以便正确地建立数据通路，从而完成取指令和执行指令的控制。在模型计算机中，操作控制器的任务是按照时间节拍 T0T7 ，并根据指令译码器输出的各个指令的不同操作要求，向各个功能部件发出一系列有序的控制命令。模型计算机的9个控制信号如下所示。,此内容暂时先仅作为了解,程序计数器PC的计数控制信号 PCI； 地址寄存

12、器MAR的寄存命令信号 ARI； 数据寄存器DR的寄存命令信号 DRI； 数据寄存器DR的输出控制信号 DRO； 累加器A的输入命令信号 AI； 累加器A的输出控制信号 AO； ALU的加法运算控制信号 SUMI； ALU的输出控制信号 SUMO； 指令寄存器IR的寄存命令信号 IRI。,9个控制信号：,计算机是按照事先编写的程序进行运算的，首先将编写好的程序写入存储器，计算机在运行过程中对存储器进行读写操作，这里选用27C64 EPROM做程序存储器，其中3条指令的3个操作码占用3字节，2个立即数用了2字节，需要5个地址，只需要3条地址线。,模型计算机硬件测试,此内容暂时先仅作为了解,本章小结,本章简单介绍了数字逻辑设计与应用技术的发展、数字系统的基本设计方法、中小规模集成电路和可编程逻辑器件PLD的分类、常用EDA软件、HDL及PLD开发流程和八位模型机。 数字系统的基本设计方法有直接设计法、自顶向下设计法、自底向上设计法三种。在现代数字系统的设计中往往采用的是基于自顶向下层次化的设计方法，分模块、分层次地进行设计描述。 在目前的数字逻辑设计中主要有中小规模数字集成电路和PLD，并且PLD已成为数字逻辑设计中的主流器件。EDA软件是进行数字系统设计的强有力的工具