硬件结构详解

1、第二章TMS320C45xDSP硬件结构，发表者：陈德宏，表，各种寻址方式使用的总线，一，总线结构，图，三级管线操作，二，管线，三，中央处理单元，40位算术逻辑运算单元ALU，两个40位队列、乘法器/加法器单元、指数编码器、3、1算术逻辑运算单元、移位寄存器的输出、来自数据总线DB的数据存储器操作数、来自累加器a的数据、来自累加器b的数据、来自数据总线CB的数据、 ALU的输出以40位发送到累加器a或b，溢出处理、双精度、进位、AG、AH、AL、保护位高位、低位、累加器a，39-32、31-16、15-0、AG、AH、AL、AL 31-16，15-0， 累加器a与累加器b的差异在于，累加器a的

2、仅31到16位可用作乘法器的输入，附图、桶形移位器的功能方框图、附图、乘法器/加法器单元比较、选择，以及存储单元(CSSU )，其为累加器的较高级功率选择累加器的上位字保存到数据存储器，变更状态寄存器ST0的测试/控制位和传输寄存器(TRN )的值。 同时，CSSU利用优化的芯片上硬件来促进Viterbi型蝶泳运算。 比较、选择和存储器单元(CSSU )、指数编码器用于支持单周期指令EXP的专用硬件。 在EXP指令中，累加器内的指数值作为bit-8到31范围的二进制互补代码存储在t寄存器中。 指数值被定义为通过从先前冗馀比特的数目减去8而获得的值，即，去除累加器中无效的符号比特所需的移动比特的

3、数目。 累加器的值超过32位时，此操作将生成负值。 另外，指数编码器和C54x包括三种状态和控制寄存器：状态寄存器ST0、状态寄存器ST1和处理器模式状态寄存器PMST。 ST0和ST1包含各种条件和方式的状态，PMST包含存储器构成状态和控制信息。CPU状态和控制寄存器、辅助寄存器指针、测试/控制标志位、进位位、累加器a的溢出标志、累加器b的溢出标志、状态寄存器ST0、块重复标志位、直接地址保持模式位、中断模式位、溢出模式位、编码位扩展模式位、双16位/倍精度算术运算模式位、修改模式位、累加器移位模式位、状态寄存器ST1、SSBXSXM； 位置SMX=1RSBXSXM； SMX=0，中断向量

4、指针，微处理器/微机操作模式位，RAM重复占位符位，地址可视位，数据ROM位，CLKOUT时钟输出关位，乘法饱和模式位，存储饱和位，处理器系统状态雷5402扩展程序存储器、表、特殊功能寄存器I、表、特殊功能寄存器II 1、电源端子：电源电压分为两个阶段，供给CPU核心使用的电源电压CVDD和芯片上外围设备使用的电源电压DVDD，CVDD电压为1.8V(16、68、68 ) DVDD电压为3.3V(4、33、56、75、112和130 )的VSS接地(3、14、34、40、50、57、70、76、93、106、111和128 )，TIDSP有五种典型的电源引脚： 1、CPU Flash编程电源管

5、脚(仅限C2000系列DSP ) 5、模拟电源管脚(仅限C2000系列DSP ) DSP上的所有电源管脚都必须连接到各自的电源电源，各自的电源管脚和接地管脚必须连接，不能悬空在各电源引脚附近放置10100nF旁路瓷器电容器，使电源的变动变得平滑。 旁路电容器作为充电单元发挥作用，以减少电源的噪声。 在PCB的周围均匀分布着4.710uF的大容量。数字和模拟部分要独立供电，数字和模拟部分要分别连接。 强烈推荐多层板，为电源和接地配置专用层，把同层上的多个电源、接地用隔离带分割，给电源供电的顺序，先给CPU核心供电，然后给I/O供电，给模拟部分供电，然后再供给外部输入信号，电源的功率大小总线负载、

6、TI电源计划： C2000-TPS7333、TPS76333； C5000-TPS767D318、TPS767D301； C6000-PT6931、PT6932、DSP系统电源方案、1、线性稳压器：优点简单，成本低。 缺点：选择低效率电源设备类型时，应考虑转换效率、成本和空间、输入电压、输出电压是否可调整、电路数、输出电流。 控制/状态： EN控制，电源good状态，2，DC/DC控制器：优点大电流，高效缺点占地广，3，DC/DC控制器电源开关：优点大电流，高效缺点成本高，4，DC/DC模块：优点控制引脚：此类引脚提供控制信号，MSTRB(24脚):外部数据存储器选通信号，PS(20脚):外部

7、程序存储器芯片选择信号，IS(22脚):I/O器件选择信号，IOSTRB(25脚):I/O器件选择信号，r/o :外部数据存储器芯片选择信号2、控制管脚：这样管脚提供控制信号，MSC(26脚):微状态完成信号，IAQ(29脚):中断请求信号，IACK(61脚):中断应答信号，MP/MC(32脚):DSP动作模式选择信号，ready 控制存储器接口信号HOLDA(23脚):响应于控制存储器响应信号，(a )外部总线结构TMS320C54X的外部程序或数据存储器与I/O扩展的地址和数据总线被复用，完全依赖于片和读写门，依赖于顺序控制外部接口总线是一组具有两个相互独立的可选通信号MSTRB和IOST

8、RB的并行接口。 MSTRB控制外部程序和数据存储空间的访问，IOSTRB控制I/O扩展空间的读/写门，读/写信号R/W控制数据流的方向，TMS32054X的外部准备输入信号READY和芯片上软件的等待状态可以是CPP 另外，在外部设备需要寻址TMS320C54X的外部程序、数据和I/O存储空间的情况下，可以实现使用HOLD和HOLDA信号来控制TMS320C54X的外部资源的目的。、 图，并行I/O端口的读-写-读动作的时序图，3，地址管脚： 20个地址管脚地址1M字的外部程序空间，64K字的外部数据空间，64K字的片外I/O空间，4， 数据引脚： 16个数据引脚可以并行传输16位数据，5，

9、外部中断引脚，1个不能屏蔽中断，4个能屏蔽中断，NMI(63个脚):不能屏蔽中断，INT0(6467个脚):外部中断6、带多通道缓冲器的串行McBSP、BFSR0(43脚):串行0的同步接收信号。 BFSR1(44脚):串行1的同步接收信号。 BDR0(45脚):串行0的串行数据接收输入BDR1(47脚):串行1的串行数据接收输入BCLKX0(48脚):串行0的发送时钟信号。 BCLKX1(49脚):串行1的发送时钟信号。 BFSX0(53脚):串行0的同步发送信号。BFSX1(54脚):串行1的同步发送信号BDX0(59脚):串行0的串行数据发送输出BDX1(60脚):串行1的串行数据发送输

10、出BCLKR0(41脚):串行0的接收时钟信号BCLKR1(42脚):串行1的接收时钟信号提供多信道缓冲串行Mcbsp用于双向通信的两倍发送缓冲器和三倍接收缓冲数据存储器，提供了连续数据流是独立的接收，具有直接工业标准编码器、模拟接口芯片AICs、其他串行a设备通信连接能够直接利用外部移位时钟发生器和内部频率可编程移位时钟，例如T1/E1 MVIP、h10、SCSA、IOM-2、AC97、IIS、SPI收发信道数选择最大128信道宽度的数据格式包括使用32位字长度为u律或a律的压缩扩展通信8位数据发送的上位比特，在下位比特的目的地中发送可选的帧同步和时钟信号的极性可编程内部时钟和帧同步信号发生

11、器的图，McBSP内部结构，16位外围总线，接收移位寄存器接收缓冲器寄存器、数据接收寄存器、数据发送寄存器、发送移位寄存器、工作原理：发送时，将数据写入数据发送寄存器DXR，在发送时钟CLKX和帧同步发送信号FSX的控制下，通过发送移位寄存器XSR发送数据的管脚DX 在接收数据时，在接收时钟CLKR和帧同步发送信号FSR的控制下，将通过接收引脚DR接收的数据转移至接收寄存器，将这些数据复制至接收缓冲器RBR，并复制至DRR，最后由CPU进行读取。 7、主机通信并行接口HPI此接口主要用于DSP与PC或其它主机CPU的通信，HD0-HD7 :数据引脚8位并行I/O，HCS(17脚):芯片选择信号

12、，HCS(13脚):地址选择通信HCN TL 0，1 (39脚，46脚):主机控制信号HD S1，2 (127，129脚):数据选择通信信号，HINT/TOUT1(51脚):HPI向主机申请中断信号，HRDY(55脚):HPI为数据准备完成信号，HR/W(18脚) HPI是8位并行端口，用于与主设备或主处理器接口。 外部主机是HPI的主机，可以通过HPI直接访问CPU的存储区域(包括内存映射寄存器)。 HPI访问的接口是通过寄存器组实现的。 完成界面的设定。 DSP和主机可以访问HPIC。 外部主机还完成通过主机地址寄存器HPIA和主机数据寄存器HPID对CPU的存储区域的访问。 从外部主机到

13、这些寄存器的访问由外部控制信号来实现，通用I/O:C54是两个软件控制通用I/O管脚： BIO、XF、BIO分支传送控制输入端口(31管脚):主要用于监视外围设备的操作状态的XF外部标志输出端口(:主要是程序向外围设备传输标志信息，所以在BIO端口的使用例、29复位电路DSP接通电源后，系统的晶体振动多需要数百毫秒的稳定期间，一般为100200ms毫秒。 因此，利用RC电路的延迟特性，复位所需的低电压时间、100K、2.10时钟电路、时钟发生器由内部振荡器和锁相环PLL电路两部分构成。 (方式1 ) :利用设置在dsp芯片内部的水晶振动电路，在dsp芯片的X1和X2/CLKIN之间连接水晶，就

14、可以启动内部振荡器。(方式2 ) :将外部时钟源直接输入X2/CLKIN端子，X1浮置。 封装的晶体振荡器、晶体振荡器、2、1、N.C、GND、vcc、4、3、输出、10pf、C54内部的PLL兼具倍频和信号精制的功能，能够用于高稳定的基准振荡器锁定，能够提供高稳定的频率源。 因此，C54X的外部频率源的频率可以比CPU的设备周期CLKOUT的速率低，这能够减小由于高速开关时钟引起的高频噪声。(1)硬件构成的PLL:C54X通过设定三个引脚CLKMD1、CLKMD2、CLKMD3的状态来选定时钟方式，(2)软件可编程PLL:C54X上设有16位的时钟动作方式寄存器CLKMD 可提供各种时钟乘法器系数。 时钟方式，时钟方式的配置方法，PLLMUL，1512，PLL乘数，PLLDIV，PLL除数，PLLCOUNT，PLL计数值，PLLON/OFF，PLL开/关，PLLON/OFF，PLLNDIV，PLL时钟发生选择位，PLL 0时钟寄存器CLKMD的功能、PLLNDIV、PLLNDIV、PLLMUL、乘法系数、001111、xx0011、01415014150或偶数、0.50.25pl mul 11 (pl mul1)/2 pl mul/4、表在提供所连接