组合逻辑电路设计

1、实验一 Quartus_II软件一般熟悉和使用实验目的熟悉QuartusII的编译环境；了解在QuartusII环境下运用VHDL语言的编程开发流程，包括源程序的输入、编译、模拟仿真及程序下载。实验内容二输入与门电路的实现；三态门电路。实验要求在QuartusII环境下完成对电路工作情况的仿真模拟；完成配置程序的下载，并在实验板上对程序进行最终验证。实验步骤以二输入与门电路为例，介绍在QuartusII环境下的编程开发流程启动QuartusII。启动QuartusII可以看到主界面由四部分构成：工程导向窗口、状态窗口、信息窗口和用户区。如图1.1所示。信息窗口状态窗口用户任务区工程导向窗口图1

2、.1Quartus-II基本界面利用向导，建立一个新项目。在File菜单中选择New Project Wizard选项启动项目向导。 Step1：如图1.2所示，分别指定创建工程的路径，工程名和顶层文件名。工程名和顶层文件名可以一致也可以不同。一个工程中可以有多个文件，但只能有一个顶层文件。这里我们将工程名取为：and2_gate，顶层文件名取为and2_gate。 Step2：点击Next按钮，页面二是在新建的工程中添加已有VerilogHDL文件的，本实验不需要做任何在、操作。 Step3：点击Next按钮，进入页面三，完成器件选择。器件的选择是和实验平台的硬件相关的，根据我们的实验开发板

3、，它使用的是MAXII系列型号为EPM1270T144C5的器件，封装为TQFP，管脚数144，速度等级为5，通过这些条件的限制，我们可以很快地在可选器件框（Available device）中找到相应的器件，如图1.3所示。Step4：后面两步分别是对EDA工具的设定和工程综述，都不作任何操作。点击Finish完成工程创建。工程综述界面如图1.4所示。新建一个VHDL文件。QuartusII中包含完整的文本编辑程序（Text Editor），在此用VHDL来编写源程序。新建一个VHDL文件，可以通过快捷按钮，或快捷键CTRL + N，或直接从File菜单中选择New都可以，弹出页式对话框后选

4、择DeviceDesignFiles页面的VHDL File，点击按钮。VHDL程序输入。在用户区VHDL文件窗口中输入源程序，保存时文件名与实体名保持一致。Library ieee;Use ieee.std_logic_1164.all;Entity and2_gate is Port( a, b: in std_logic; C:out std_logic);End and2_gate;Architecture behavor of and2_gate isBegin Process(a,b) begin C=a and b; End process;End behavor;对源程序进行语

5、法检查和编译。使用快捷按钮，对以上程序进行分析综合，检查语法规范；如果没有问题则编译整个程序，使用。如果出现问题，则对源程序进行修改，直至没有问题为止。仿真。QuartusII内置波形编辑程序可以生成和编辑波形设计文件，从而设计者可观察和分析模拟结果。QuartusII中的仿真包括功能仿真和时序仿真。功能仿真检查逻辑功能是否正确，不含器件内的实际延时分析；时序仿真检查实际电路能否达到设计指标，含器件内的实际延时分析。两种仿真操作类似，只需在菜单中选择，在其中进行选择即可，如图.所示。现以时序仿真为例，介绍仿真的具体操作过程：Step1：新建一个波形文件：该过程与新建VHDL文件类似，只是在弹出

6、页式对话框后选择other Files页面的vector waveform file。Step2、在波形文件中加入所需观察波形的管脚：在Name中单击右键，选择insert Node bus对话框，此时可在该对话框的name栏直接键入所需仿真的管脚名，也可点击node Finder按钮，将所有需仿真的管脚一起导入。node Finder对话框如图1.6所示。在pins下拉列表框中选择合适的选项，点击list按钮，将所需仿真的管脚移至select nodes框中。点击ok进入波形仿真界面。Step3、给输入管脚指定仿真波形：分别选中输入管脚，使用波形编辑器：对其输入波形进行编辑。最后保存波形文件

7、，如图.所示。*.pof文件的生成。实验板上MAXII器件使用的是JTAG下载方式，因此必须将源文件转化为*.pof结尾的下载用数据流文件，以供后续下载到芯片中使用。*.pof文件的生成可分为两步：Step1、分配管脚：选择Assignments菜单的pins选项，进入管脚分配界面。在管脚分配之前确定类别栏按钮，管脚过滤栏和分色显示按钮都处于有效状态，按下类别栏的pin按钮。管脚分配也与实际电路密切相关，在该程序中，两输入与门的两个输入引脚可指定为拨动开关的两个拨键和，即对应着MAXII芯片的38、39管脚，输出引脚可指定为LED灯D1，即对应MAXII芯片的131管脚。在node Filte

8、r栏中单击右键，选择node finder选项，选中所有输入输出管脚。在管脚分配栏中，将程序中是输入输出脚分配到MAXII的管脚上，并保存，如图1.9所示。Step2、编译：使用进行整体编译，系统将自动生成*.pof文件。下载。实验电路板接5V电源，确保其供电正常；连接下载电缆；点击进入下载界面。点击add file加入下载数据流文件and2_gate.pof，进行下载。如图1.10所示。点击start按钮开始下载。三态门电路的实现在数字电路中，三态门电路是在普通门电路的基础上附加控制电路构成的。顾名思义，三态门电路不但具有逻辑0和逻辑1，而且还具有高阻态输出的第三种状态（或称禁止态）。三态门

9、主要用于可编程逻辑器件管脚的双向口设置，在后续实验中涉及。三态门电路的逻辑电路图1.11.根据三态门的逻辑电路图和真值表，不难看出三态门电路的 基本工作原理是：当控制端口的输入使能信号EN=”1”,那么直接将输入端口的数据送到输出端口上；当控制端口的输入使能信号EN=“0”，那么这时输出端口呈高阻状态。在这个例程中不再新建工程，而直接在project and2_gate中新建VHDL文件。具体操作步骤如下：新建一个VHDL文件，保存为tri_gate。Library ieee;Use ieee.std_logic_1164.all;Entity tri_gate is Port( din, e

10、n: in std_logic; dout:out std_logic);End tri_gate;Architecture behavor of tri_gate isBegin Process(din,en) Begin If(en = 1) then dout=din; else dout=Z; end if; End process;End behavor;在工程导向窗口中，选择文件管理页面，点开device design files 文件夹，可以看到里面有两个文件：gate.vhd和tri_gate.vhd,弹出快捷菜单，选择set as top_level entity。进行语法检查和综合