实验二：+0~9999的计数器电路的设计

1、eda实验报告学 院（部）： 电气与信息工程学院 专 业： 电子信息工程 学 生 姓 名： 刘玉文 班 级： 电子信息工程1101 学 号： 11401700430 指导教师姓名： 谭会生 实验二： 09999的计数器电路的设计1.实验目的（1）进一步熟悉和掌握quartus ii软件的使用。（2）进一步熟悉和掌握gw48-ck或其他eda实验开发系统的使用。（3）学习和掌握vhdl进程语句和元件例化语句的使用。2.实验内容设计并调试好一个技术范围为09999的4位十进制计数器电路cnt9999，并用gw48-ck或其他eda实验开发系统(可选用的芯片为isplsi 1032e-plcc84或

2、epm7128s-pl84或xcs05/xcs10-plcc84芯片)进行硬件验证。3. 实验条件（1）开发软件：quartus ii8.0。（2）实验设备：gw48-ck eda实验开发系统。（3）拟用芯片：epm7128s-pl84。4. 实验设计（1）系统原理框图为了简化设计并便于显示，本计数器电路cnt9999的设计分为两个层次，其中底层电路包括四个十进制计数器模块cnt10，再由这四个模块按照图所示的原理框图构成顶层电路cnt9999。cnt9999电路原理框图（2）vhdl程序计数器cnt9999的底层和顶层电路均采用vhdl文本输入，有关vhdl程序如下。 1）cnt10的vhd

3、l源程序： -cnt10.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk:in std_logic; clr:in std_logic; ena:in std_logic; cq:out std_logic_vector(3 downto 0); co:out std_logic); end entity cnt10; architecture art of cnt10 is signal cqi:std_logic_vector(3

4、 downto 0); begin process(clk,clr,ena)is begin if clr=1then cqi=0000; elsif clkevent and clk=1then if ena=1then if cqi=1001then cqi=0000; else cqi=cqi+1; end if; end if; end if; end process; process(clk,cqi) is begin if clkevent and clk=1then if cqi1001then co=0; else co=1; end if; end if; end proce

5、ss; cq=cqi;end architecture art; 2）cnt9999的vhdl源程序： -cnt9999.vhd library ieee; use ieee.std_logic_1164.all; entity cnt9999 is port(clk:in std_logic; clr:in std_logic; ena:in std_logic; dout:out std_logic_vector(15 downto 0); end entity cnt9999; architecture art of cnt9999 is component cnt10 is port(

6、clk,clr,ena:in std_logic; cq:out std_logic_vector(3 downto 0); co:out std_logic); end component cnt10; signal s0,s1,s2,s3:std_logic; begin u0:cnt10 port map(clk,clr,ena,dout(3 downto 0),s0); u1:cnt10 port map(s0,clr,ena,dout(7 downto 4),s1); u2:cnt10 port map(s1,clr,ena,dout(11 downto 8),s2); u3:cnt

7、10 port map(s2,clr,ena,dout(15 downto 12),s3); end architecture art;(3）仿真波形设置本设计包括两个层次，因此先进行底层的十进制计数器cnt10的仿真，再进行顶层cnt9999的仿真。如图是cnt10仿真输入设置及可能结果估计图。同理可进行cnt9999仿真输入设置及可能结果估计。cnt10的时序仿真结果cnt9999的时序仿真结果5.实验总结通过本次实验，对quartus ii软件的基本操作有了更深层次的认识，并能初步熟练和掌握他的运用。文件名与实体名要相对应，输入源程序时要仔细，时序仿真时，要先保存仿真文件，最后才能对其进

8、行相应地仿真操作。计数动态扫描显示电路1.实验目的（1）学习quartus ii 8.0 软件的基本使用方法。（2）学习gw48-ck eda实验开发系统的基本使用方法。（3）了解vhdl程序中数据对象、数据类型、顺序语句和并行语句的综合应用。2.实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。3. 实验内容（1）开发软件：quartus ii 8.0。（2）实验设备：gw48-ck eda实验开发系统。（3）拟用芯片：epm7128s-pl84。4. 实验设计 (1）系统原理框图为了简化设计并便于显示，该计数动态扫描显示电路分为两个层次，底层电路包括四个十进制

9、计数器模块cnt10、动态显示控制信号产生模块ctrls、数据动态显示控制模块display等六个模块，再由这六个模块按照图所示的原理图构成顶层电路dtcnt9999。 (2）vhdl程序十进制计数器模块cnt10的vhdl程序见09999的计数器电路，其余两个模块的vhdl程序如下： 1)ctrls的vhdl源程序 -ctrls.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ctrls is port(clk:in std_logic; sel:out std_lo

10、gic_vector(2 downto 0); end entity ctrls; architecture art of ctrls is signal cnt:std_logic_vector(2 downto 0); begin process(clk) isbeginif clkevent and clk=1 thenif cnt=111 thencnt=000;elsecnt=cnt+1;end if; end if; end process; selcomcomcomcomcomcomcomcomcom=11111111; end case; end process p1; -ledwdatadatadatadatadatasegsegsegsegsegsegsegsegsegsegseg=000000