第10章-IGBT的设计及仿真验证.ppt

1、第10章 IGBT的设计及仿真验证,2020/7/18,2/43,本章内容,一、IGBT结构简介 二、IGBT元胞结构设计 三、高压终端结构的设计 四、IGBT工艺流程设计,浙大微电子,2020/7/18,3/43,本章内容,一、IGBT结构简介 二、IGBT元胞结构设计 三、高压终端结构的设计 四、IGBT工艺流程设计,浙大微电子,2020/7/18,4/43,IGBT基本结构及特点,与功率MOSFET只有一层之差，即背面P型层代替N型层； 电压控制型器件； 具有MOS器件高输入阻抗，容易控制与双极型（BJT）器件高电流密度，低导通电阻的双重优点； 广泛应用于各种功率转换、马达驱动等电力电子

2、装置中；,浙大微电子,2020/7/18,5/43,IGBT结构示意图,正向导通模式： VCE0.7V，VGEVTH 正向阻断模式 VCE0 V，VGEVTH 反向阻断模式 VCE0 V,三种工作模式：,浙大微电子,2020/7/18,6/43,等效电路图 电路符号,封装后产品,浙大微电子,2020/7/18,7/43,穿通型IGBT（PT-IGBT） 非穿通型IGBT（NPT-IGBT）,浙大微电子,2020/7/18,8/43,IGBT的闩锁效应,IGBT中PNP晶体管和寄生的NPN晶体管构成类似PNPN晶闸管的结构。依据晶闸管原理，一旦这个结构导通，将处于无法关断状态，这就称为IGBT器

3、件的闩锁效应。 闩锁发生条件：当PNP和NPN两管的共基极电流放大系数之和满足以下条件： 抑制闩锁：在P-base区增加P+区，减小Rs，防止寄生NPN晶体管开启。,浙大微电子,2020/7/18,9/43,本章内容,一、IGBT结构简介 二、IGBT元胞结构设计 三、高压终端结构的设计 四、IGBT工艺流程设计,浙大微电子,2020/7/18,10/43,（1）IGBT的正向压降设计,导通压降：,优化正向压降步骤：,（1）对于MOS通路相关的元胞参数栅宽LG和P-阱宽Lwell进行优化，使得MOS通路电流密度IMOS/ACELL最大；（2）对BJT通路的另一相关参数P+阱宽LDP进行合理选取

4、，使得器件的闩锁电流阈值尽量高。,浙大微电子,2020/7/18,11/43,减小正向压降采取的措施：,使用穿通型结构 提高少子寿命 N-漂移区尽量薄 减小沟道电阻，降低栅氧厚度 减小JFET电阻，使用沟槽栅,提高开关速度采取的措施：,降低少子寿命 采用具有N+缓冲层的PT型结构 降低PNP晶体管电流增益,开关速度和导通压降这两个参数优化有时存在着矛盾，因此必需根据设计者的需要进行折衷考虑。,浙大微电子,2020/7/18,12/43,（2）IGBT正向阻断电压的设计,IGBT的正向阻断电压主要由J2结提供，其性能取决于N-漂移区的掺杂浓度和厚度； 实际是PNP晶体管基极开路时的击穿电压BVC

5、EO，即正向阻断电压VCE可表示为：,*为基区输运系数 为发射结注入效率 BVCBO为PNP发射结开路时的击穿电压,浙大微电子,2020/7/18,13/43,通过正向阻断电压的需求来确定N-材料的电阻率与厚度 对于NPT型IGBT： 对于PT型IGBT：,WB表示N-层中耗尽区的宽度 q表示电子电荷 表示硅介电常数,浙大微电子,2020/7/18,14/43,（3）元胞几何图形的考虑,正向导通压降： 条形方形圆形MSS 闩锁电流密度： MSS 条形方形圆形,浙大微电子,2020/7/18,15/43,（4）IGBT元胞仿真实例,IGBT参数设计指标及测试条件,浙大微电子,2020/7/18,

6、16/43,以Medici作为器件仿真工具进行元胞仿真,由于元胞的对称性，仿真时只需建立半个元胞即可 采用穿通型结构 元胞长度为20.5 um（半元胞长度10.5 um），其中多晶硅长度14 um 背面P+集电极掺杂浓度1E18 cm-3，结深0.4 um N+缓冲层厚度30 um，表面浓度1E16 cm-3 N-漂移区厚度190 um，电阻率75 -cm P-阱表面浓度3E17 cm-3，结深2.6 um P+阱表面浓度1E19 cm-3，结深3.2 um N+源区表面浓度2E20 cm-3，结深0.3 um，宽度1 um,浙大微电子,2020/7/18,17/43,在器件构造和仿真过程中，

7、器件剖面结构、网格、掺杂和正向阻断电压的数据文件分别被保存在名为PROFILE、afterregrid、IGBT和bvds的这四个文件中。,浙大微电子,2020/7/18,18/43,medici程序运行后输出图形：,器件网格分布图 （A）正面 （B）背面,浙大微电子,2020/7/18,19/43,器件纵向掺杂（含N型和P型杂质）浓度分布图,X=0 um处掺杂分布,X=10.25 um处掺杂分布,浙大微电子,2020/7/18,20/43,器件表面横向掺杂（含N型和P型杂质）浓度的分布图,浙大微电子,2020/7/18,21/43,在特定测试条件下器件正向阻断电压仿真图,浙大微电子,2020

8、/7/18,22/43,器件电力线的分布图 (A)正面电力线分布;(B)背面电力线分布,浙大微电子,2020/7/18,23/43,器件正面电场分布图,浙大微电子,2020/7/18,24/43,本章内容,一、IGBT结构简介 二、IGBT元胞结构设计 三、高压终端结构的设计 四、IGBT工艺流程设计,浙大微电子,2020/7/18,25/43,（1）高压终端结构介绍,IGBT器件各个元胞之间是并联结构，电位基本相同，且各相邻P阱区对JFET区有电场屏蔽作用，加之表面的多晶硅栅的等效场板作用，使得IGBT内部元胞具有非常理想的击穿特性。 但在边界元胞处情况却不相同，边界元胞与衬底N-外延层之间

9、存在着高压，又由于PN结的曲率半径问题，使得边界元胞的外侧存在着强电场，因此需要做终端处理。 高压结终端技术有许多种，其中使用最多的是场限制环（俗称分压环）技术和场板技术 。,浙大微电子,2020/7/18,26/43,场限环结构示意图,场限环与主结以及其它电极并没有电接触，因此又称为浮空场限环。 浮空环能抑制最外侧主结边缘曲率效应引起的电场集中，将高压以分压的方式逐渐环降低，从而维持整个IGBT器件的击穿电压在较高水平。,浙大微电子,2020/7/18,27/43,当主结加反向电压时，主结与环结的电场与电位分布可用半导体表面的二维泊松方程求解：,求解以上方程得到的环分压比及环间距：,环分压比

10、：,环间距：,浙大微电子,2020/7/18,28/43,称为第i环的归一化电压； 称为归一化环间距（dRi为环间距）； 称为归一化结深； ri为P+环结深；（ri+dRi）为光刻掩模版上的环间距(假设横向扩散系数为0.5)； 取值0.75；i为耦合因子，取0.7；BVPP为理想平面结构的击穿电压，WPP为击穿时的势垒宽度，分别可由以下两式求得： 对于多个环，环数可按下式选取：,浙大微电子,2020/7/18,29/43,采用场限制环结构，是否能达到理想的击穿电压取决于环结深、环间距和环数的选取； 结深浅，则环数应增加； 从以上推导还可以知道，场限环的间距为不等距设计，从主结往外，场限制环间距

11、会依次递增； 从最里面的第一个环到最外面最后一个环，总的距离意味着终端结构占用的硅片面积； 从产品角度看，是经济成本问题； 合理的设计，对耐压相同的器件而言，所需终端结构的硅代价是越少越好。,浙大微电子,2020/7/18,30/43,场板结构示意图,场板结构是在平面结的氧化层上方放置金属条或多晶硅条，并延伸到PN结外，以改变表面电势来改变结边缘曲率引起的电场集中，抑制表面低击穿。 耗尽层形状对表面电势分布非常敏感，如果加负偏置电压到场板，它将把电子推离表面，导致耗尽层扩展，从而提高击穿电压 。,浙大微电子,2020/7/18,31/43,一个实际的功率器件加一个独立偏置电压来控制场板是不可能

12、的。 实际上为了获得最佳效果，往往考虑采用场限制环和场板的混合结构，在浮空场限制环上叠加浮空场板。 该技术可使击穿电压对环间距、氧化层厚度及表面电荷的敏感程度大大降低，减少工艺波动对器件性能的影响。,浙大微电子,2020/7/18,32/43,（2）高压终端结构的仿真,为了获得高的耐压，需要多个场限环来分担高电压； 虽然通过理论计算可以获得理想的场限环结构，但由于实际工艺中不可避免的存在各种偏差，如光刻套偏，侧向腐蚀等； 为了保证足够的耐压，在理论计算的基础上多加1-2个环； 采用18个环的结构（用MEDICI直接构造）,浙大微电子,2020/7/18,33/43,18个场限环结构的击穿电压仿

13、真结果：1875V,浙大微电子,2020/7/18,34/43,本章内容,一、IGBT结构简介 二、IGBT元胞结构设计 三、高压终端结构的设计 四、IGBT工艺流程设计,浙大微电子,2020/7/18,35/43,（1）使用材料的选择,硅外延片（适用于 1200V 产品 ） 硅单晶 两种硅单晶比较,浙大微电子,2020/7/18,36/43,（2）参数及工艺流程,由第二部分Medici确认结深及掺杂，则工艺参数的制定因以达到相关结构参数来选择； 由于IGBT的正面结构与VDMOS的正面结构基本相同，因此其正面结构的工艺流程可以参考第九章相关VDMOS的工艺流程； 此例中1700V IGBT采用的工艺流程是：首先在高阻N-硅单晶上进行高温深结N+扩散（三重扩散），扩散完成后磨去正面的扩散层，然后使用VDMOS相关的自对准工艺制造正面结构，正面结构完成后研磨背面扩散层，保留一定厚度的 N+扩散区作为背面的缓冲层，最后在背面进行P+注入和退火形成背面的集电极。,浙大微电子,2020/7/18,37/43,工艺流程示意图,浙大微电子,2020/7/18,38/43,TSuprem-4工艺仿真后正面的网格分布图,浙大微电子,2020/7/18,39/43,把TSuprem-4模拟后形成的及器件结构文件导入相关medici文